4854 	u32 reset_mask = 0;  in cik_gpu_check_soft_reset()  local
4865 		reset_mask |= RADEON_RESET_GFX;  in cik_gpu_check_soft_reset()
4868 		reset_mask |= RADEON_RESET_CP;  in cik_gpu_check_soft_reset()
4873 		reset_mask |= RADEON_RESET_RLC;  in cik_gpu_check_soft_reset()
4878 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
4883 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
4888 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
4891 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
4897 		reset_mask |= RADEON_RESET_IH;  in cik_gpu_check_soft_reset()
4900 		reset_mask |= RADEON_RESET_SEM;  in cik_gpu_check_soft_reset()
4903 		reset_mask |= RADEON_RESET_GRBM;  in cik_gpu_check_soft_reset()
4906 		reset_mask |= RADEON_RESET_VMC;  in cik_gpu_check_soft_reset()
4910 		reset_mask |= RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
4913 		reset_mask |= RADEON_RESET_DISPLAY;  in cik_gpu_check_soft_reset()
4916 	if (reset_mask & RADEON_RESET_MC) {  in cik_gpu_check_soft_reset()
4917 		DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);  in cik_gpu_check_soft_reset()
4918 		reset_mask &= ~RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
4921 	return reset_mask;  in cik_gpu_check_soft_reset()
4932 static void cik_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)  in cik_gpu_soft_reset()  argument
4938 	if (reset_mask == 0)  in cik_gpu_soft_reset()
4941 	dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);  in cik_gpu_soft_reset()
4962 	if (reset_mask & RADEON_RESET_DMA) {  in cik_gpu_soft_reset()
4968 	if (reset_mask & RADEON_RESET_DMA1) {  in cik_gpu_soft_reset()
4980 	if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE | RADEON_RESET_CP))  in cik_gpu_soft_reset()
4983 	if (reset_mask & RADEON_RESET_CP) {  in cik_gpu_soft_reset()
4989 	if (reset_mask & RADEON_RESET_DMA)  in cik_gpu_soft_reset()
4992 	if (reset_mask & RADEON_RESET_DMA1)  in cik_gpu_soft_reset()
4995 	if (reset_mask & RADEON_RESET_DISPLAY)  in cik_gpu_soft_reset()
4998 	if (reset_mask & RADEON_RESET_RLC)  in cik_gpu_soft_reset()
5001 	if (reset_mask & RADEON_RESET_SEM)  in cik_gpu_soft_reset()
5004 	if (reset_mask & RADEON_RESET_IH)  in cik_gpu_soft_reset()
5007 	if (reset_mask & RADEON_RESET_GRBM)  in cik_gpu_soft_reset()
5010 	if (reset_mask & RADEON_RESET_VMC)  in cik_gpu_soft_reset()
5014 		if (reset_mask & RADEON_RESET_MC)  in cik_gpu_soft_reset()
5221 	u32 reset_mask;  in cik_asic_reset()  local
5228 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5230 	if (reset_mask)  in cik_asic_reset()
5234 	cik_gpu_soft_reset(rdev, reset_mask);  in cik_asic_reset()
5236 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5239 	if (reset_mask && radeon_hard_reset)  in cik_asic_reset()
5242 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5244 	if (!reset_mask)  in cik_asic_reset()
5261 	u32 reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_gfx_is_lockup()  local
5263 	if (!(reset_mask & (RADEON_RESET_GFX |  in cik_gfx_is_lockup()