Lines Matching refs:clkr
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75 &gpll0_main.clkr.hw },
86 .clkr.hw.init = &(struct clk_init_data){
89 &gpll0_main.clkr.hw },
98 { .hw = &gpll0.clkr.hw},
112 .clkr = {
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1751 { .hw = &gpll6.clkr.hw },
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1789 .clkr.hw.init = &(struct clk_init_data){
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1807 { .hw = &gpll0.clkr.hw },
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1837 .clkr.hw.init = &(struct clk_init_data){
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1870 &apss_ahb_postdiv_clk_src.clkr.hw },
1894 .clkr.hw.init = &(struct clk_init_data){
1912 { .hw = &gpll0.clkr.hw },
1913 { .hw = &gpll2.clkr.hw },
1929 .clkr.hw.init = &(struct clk_init_data){
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1963 &pcnoc_bfdcd_clk_src.clkr.hw },
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2011 &blsp1_qup2_i2c_apps_clk_src.clkr.hw },
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2059 &blsp1_qup3_spi_apps_clk_src.clkr.hw },
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2539 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
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2555 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
2580 .clkr.hw.init = &(struct clk_init_data){
2590 { .hw = &gpll0.clkr.hw },
2591 { .hw = &gpll2.clkr.hw },
2592 { .hw = &gpll4.clkr.hw },
2593 { .hw = &gpll6.clkr.hw },
2609 .clkr.hw.init = &(struct clk_init_data){
2628 .clkr.hw.init = &(struct clk_init_data){
2647 .clkr.hw.init = &(struct clk_init_data){
2666 .clkr.hw.init = &(struct clk_init_data){
2685 .clkr.hw.init = &(struct clk_init_data){
2695 .clkr = {
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2749 &qdss_at_clk_src.clkr.hw },
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2775 .clkr = {
2791 .clkr = {
2807 .clkr = {
2813 &lpass_q6_axim_clk_src.clkr.hw },
2823 .clkr = {
2829 &lpass_core_axim_clk_src.clkr.hw },
2839 .clkr = {
2845 &lpass_q6_axim_clk_src.clkr.hw },
2855 .clkr = {
2861 &lpass_snoc_cfg_clk_src.clkr.hw },
2871 .clkr = {
2877 &ubi32_mem_noc_bfdcd_clk_src.clkr.hw },
2887 .clkr = {
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2903 .clkr = {
2909 &nss_port1_tx_div_clk_src.clkr.hw },
2919 .clkr = {
2925 &nss_port2_rx_div_clk_src.clkr.hw },
2935 .clkr = {
2941 &nss_port2_tx_div_clk_src.clkr.hw },
2951 .clkr = {
2957 &nss_port3_rx_div_clk_src.clkr.hw },
2967 .clkr = {
2973 &nss_port3_tx_div_clk_src.clkr.hw },
2983 .clkr = {
2989 &nss_port4_rx_div_clk_src.clkr.hw },
2999 .clkr = {
3005 &nss_port4_tx_div_clk_src.clkr.hw },
3015 .clkr = {
3021 &nss_port5_rx_div_clk_src.clkr.hw },
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3037 &nss_port5_tx_div_clk_src.clkr.hw },
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3053 &nss_ppe_clk_src.clkr.hw },
3063 .clkr = {
3069 &nss_ppe_clk_src.clkr.hw },
3079 .clkr = {
3085 &nss_ppe_clk_src.clkr.hw },
3095 .clkr = {
3111 .clkr = {
3117 &nss_ce_clk_src.clkr.hw },
3127 .clkr = {
3133 &nss_ce_clk_src.clkr.hw },
3143 .clkr = {
3149 &nss_crypto_clk_src.clkr.hw },
3159 .clkr = {
3165 &nss_ppe_clk_src.clkr.hw },
3174 .clkr = {
3180 &nss_ppe_clk_src.clkr.hw },
3190 .clkr = {
3196 &gcc_xo_clk_src.clkr.hw },
3206 .clkr = {
3212 &system_noc_bfdcd_clk_src.clkr.hw },
3222 .clkr = {
3238 .clkr = {
3244 &nss_ce_clk_src.clkr.hw },
3254 .clkr = {
3260 &nss_ppe_clk_src.clkr.hw },
3270 .clkr = {
3276 &nss_ppe_clk_src.clkr.hw },
3286 .clkr = {
3292 &nss_ppe_clk_src.clkr.hw },
3302 .clkr = {
3308 &nss_ppe_clk_src.clkr.hw },
3318 .clkr = {
3324 &nss_ppe_clk_src.clkr.hw },
3335 .clkr = {
3341 &nss_ce_clk_src.clkr.hw },
3352 .clkr = {
3358 &ubi32_mem_noc_bfdcd_clk_src.clkr.hw },
3369 .clkr = {
3375 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
3386 .clkr = {
3392 &nss_ubi0_div_clk_src.clkr.hw },
3402 .clkr = {
3408 &pcnoc_bfdcd_clk_src.clkr.hw },
3418 .clkr = {
3424 &pcie0_aux_clk_src.clkr.hw },
3434 .clkr = {
3440 &pcie0_axi_clk_src.clkr.hw },
3450 .clkr = {
3456 &pcie0_axi_clk_src.clkr.hw },
3466 .clkr = {
3472 &pcie0_axi_clk_src.clkr.hw },
3483 .clkr = {
3489 &pcie0_pipe_clk_src.clkr.hw },
3500 .clkr = {
3506 &pcnoc_bfdcd_clk_src.clkr.hw },
3516 .clkr = {
3532 .clkr = {
3538 &pcnoc_bfdcd_clk_src.clkr.hw },
3548 .clkr = {
3554 &pcnoc_bfdcd_clk_src.clkr.hw },
3564 .clkr = {
3570 &pcnoc_bfdcd_clk_src.clkr.hw },
3580 .clkr = {
3586 &sdcc1_apps_clk_src.clkr.hw },
3596 .clkr = {
3602 &pcnoc_bfdcd_clk_src.clkr.hw },
3612 .clkr = {
3618 &nss_port1_rx_div_clk_src.clkr.hw },
3628 .clkr = {
3634 &nss_port1_tx_div_clk_src.clkr.hw },
3644 .clkr = {
3650 &nss_port2_rx_div_clk_src.clkr.hw },
3660 .clkr = {
3666 &nss_port2_tx_div_clk_src.clkr.hw },
3676 .clkr = {
3682 &nss_port3_rx_div_clk_src.clkr.hw },
3692 .clkr = {
3698 &nss_port3_tx_div_clk_src.clkr.hw },
3708 .clkr = {
3714 &nss_port4_rx_div_clk_src.clkr.hw },
3724 .clkr = {
3730 &nss_port4_tx_div_clk_src.clkr.hw },
3740 .clkr = {
3746 &nss_port5_rx_div_clk_src.clkr.hw },
3756 .clkr = {
3762 &nss_port5_tx_div_clk_src.clkr.hw },
3772 .clkr = {
3778 &gcc_xo_clk_src.clkr.hw },
3788 .clkr = {
3794 &pcnoc_bfdcd_clk_src.clkr.hw },
3804 .clkr = {
3810 &nss_port5_rx_div_clk_src.clkr.hw },
3820 .clkr = {
3826 &nss_port5_tx_div_clk_src.clkr.hw },
3836 .clkr = {
3842 &gcc_xo_clk_src.clkr.hw },
3852 .clkr = {
3858 &usb0_aux_clk_src.clkr.hw },
3868 .clkr = {
3874 &usb0_master_clk_src.clkr.hw },
3884 .clkr = {
3890 &usb0_master_clk_src.clkr.hw },
3903 .clkr.hw.init = &(struct clk_init_data){
3913 .clkr = {
3919 &pcie0_rchng_clk_src.clkr.hw },
3929 .clkr = {
3935 &pcie0_axi_clk_src.clkr.hw },
3945 .clkr = {
3951 &usb0_master_clk_src.clkr.hw },
3961 .clkr = {
3967 &usb0_mock_utmi_clk_src.clkr.hw },
3977 .clkr = {
3983 &pcnoc_bfdcd_clk_src.clkr.hw },
3994 .clkr = {
4000 &usb0_pipe_clk_src.clkr.hw },
4010 .clkr = {
4016 &gcc_sleep_clk_src.clkr.hw },
4026 .clkr = {
4032 &pcnoc_bfdcd_clk_src.clkr.hw },
4042 .clkr = {
4048 &usb1_mock_utmi_clk_src.clkr.hw },
4058 .clkr = {
4064 &pcnoc_bfdcd_clk_src.clkr.hw },
4074 .clkr = {
4080 &gcc_sleep_clk_src.clkr.hw },
4090 .clkr = {
4096 &pcnoc_bfdcd_clk_src.clkr.hw },
4106 .clkr = {
4112 &gcc_xo_clk_src.clkr.hw },
4122 .clkr = {
4128 &sdcc1_ice_core_clk_src.clkr.hw },
4138 .clkr = {
4144 &pcnoc_bfdcd_clk_src.clkr.hw },
4190 [GPLL0_MAIN] = &gpll0_main.clkr,
4191 [GPLL0] = &gpll0.clkr,
4192 [UBI32_PLL_MAIN] = &ubi32_pll_main.clkr,
4193 [UBI32_PLL] = &ubi32_pll.clkr,
4194 [GPLL6_MAIN] = &gpll6_main.clkr,
4195 [GPLL6] = &gpll6.clkr,
4196 [GPLL4_MAIN] = &gpll4_main.clkr,
4197 [GPLL4] = &gpll4.clkr,
4198 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4199 [GPLL2_MAIN] = &gpll2_main.clkr,
4200 [GPLL2] = &gpll2.clkr,
4201 [NSS_CRYPTO_PLL_MAIN] = &nss_crypto_pll_main.clkr,
4202 [NSS_CRYPTO_PLL] = &nss_crypto_pll.clkr,
4203 [QDSS_TSCTR_CLK_SRC] = &qdss_tsctr_clk_src.clkr,
4204 [QDSS_AT_CLK_SRC] = &qdss_at_clk_src.clkr,
4205 [NSS_PPE_CLK_SRC] = &nss_ppe_clk_src.clkr,
4206 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4207 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4208 [SNOC_NSSNOC_BFDCD_CLK_SRC] = &snoc_nssnoc_bfdcd_clk_src.clkr,
4209 [NSS_CE_CLK_SRC] = &nss_ce_clk_src.clkr,
4210 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4211 [APSS_AHB_CLK_SRC] = &apss_ahb_clk_src.clkr,
4212 [NSS_PORT5_RX_CLK_SRC] = &nss_port5_rx_clk_src.clkr,
4213 [NSS_PORT5_TX_CLK_SRC] = &nss_port5_tx_clk_src.clkr,
4214 [UBI32_MEM_NOC_BFDCD_CLK_SRC] = &ubi32_mem_noc_bfdcd_clk_src.clkr,
4215 [PCIE0_AXI_CLK_SRC] = &pcie0_axi_clk_src.clkr,
4216 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4217 [APSS_AHB_POSTDIV_CLK_SRC] = &apss_ahb_postdiv_clk_src.clkr,
4218 [NSS_PORT1_RX_CLK_SRC] = &nss_port1_rx_clk_src.clkr,
4219 [NSS_PORT1_TX_CLK_SRC] = &nss_port1_tx_clk_src.clkr,
4220 [NSS_PORT2_RX_CLK_SRC] = &nss_port2_rx_clk_src.clkr,
4221 [NSS_PORT2_TX_CLK_SRC] = &nss_port2_tx_clk_src.clkr,
4222 [NSS_PORT3_RX_CLK_SRC] = &nss_port3_rx_clk_src.clkr,
4223 [NSS_PORT3_TX_CLK_SRC] = &nss_port3_tx_clk_src.clkr,
4224 [NSS_PORT4_RX_CLK_SRC] = &nss_port4_rx_clk_src.clkr,
4225 [NSS_PORT4_TX_CLK_SRC] = &nss_port4_tx_clk_src.clkr,
4226 [NSS_PORT5_RX_DIV_CLK_SRC] = &nss_port5_rx_div_clk_src.clkr,
4227 [NSS_PORT5_TX_DIV_CLK_SRC] = &nss_port5_tx_div_clk_src.clkr,
4228 [APSS_AXI_CLK_SRC] = &apss_axi_clk_src.clkr,
4229 [NSS_CRYPTO_CLK_SRC] = &nss_crypto_clk_src.clkr,
4230 [NSS_PORT1_RX_DIV_CLK_SRC] = &nss_port1_rx_div_clk_src.clkr,
4231 [NSS_PORT1_TX_DIV_CLK_SRC] = &nss_port1_tx_div_clk_src.clkr,
4232 [NSS_PORT2_RX_DIV_CLK_SRC] = &nss_port2_rx_div_clk_src.clkr,
4233 [NSS_PORT2_TX_DIV_CLK_SRC] = &nss_port2_tx_div_clk_src.clkr,
4234 [NSS_PORT3_RX_DIV_CLK_SRC] = &nss_port3_rx_div_clk_src.clkr,
4235 [NSS_PORT3_TX_DIV_CLK_SRC] = &nss_port3_tx_div_clk_src.clkr,
4236 [NSS_PORT4_RX_DIV_CLK_SRC] = &nss_port4_rx_div_clk_src.clkr,
4237 [NSS_PORT4_TX_DIV_CLK_SRC] = &nss_port4_tx_div_clk_src.clkr,
4238 [NSS_UBI0_CLK_SRC] = &nss_ubi0_clk_src.clkr,
4239 [ADSS_PWM_CLK_SRC] = &adss_pwm_clk_src.clkr,
4240 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4241 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4242 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4243 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4244 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4245 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4246 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4247 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4248 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4249 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4250 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4251 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4252 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4253 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4254 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4255 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4256 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4257 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4258 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4259 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4260 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4261 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4262 [NSS_UBI0_DIV_CLK_SRC] = &nss_ubi0_div_clk_src.clkr,
4263 [PCIE0_AUX_CLK_SRC] = &pcie0_aux_clk_src.clkr,
4264 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4265 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4266 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4267 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4268 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4269 [USB1_MOCK_UTMI_CLK_SRC] = &usb1_mock_utmi_clk_src.clkr,
4270 [GCC_ADSS_PWM_CLK] = &gcc_adss_pwm_clk.clkr,
4271 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
4272 [GCC_APSS_AXI_CLK] = &gcc_apss_axi_clk.clkr,
4273 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4274 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4275 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4276 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4277 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4278 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4279 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4280 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4281 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4282 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4283 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4284 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4285 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4286 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4287 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4288 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4289 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4290 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4291 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4292 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4293 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4294 [GCC_XO_CLK] = &gcc_xo_clk.clkr,
4295 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4296 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4297 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4298 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4299 [GCC_CRYPTO_PPE_CLK] = &gcc_crypto_ppe_clk.clkr,
4300 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
4301 [GCC_NSS_CE_AXI_CLK] = &gcc_nss_ce_axi_clk.clkr,
4302 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4303 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
4304 [GCC_NSS_CSR_CLK] = &gcc_nss_csr_clk.clkr,
4305 [GCC_NSS_EDMA_CFG_CLK] = &gcc_nss_edma_cfg_clk.clkr,
4306 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4307 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
4308 [GCC_UBI0_UTCM_CLK] = &gcc_ubi0_utcm_clk.clkr,
4309 [GCC_SNOC_NSSNOC_CLK] = &gcc_snoc_nssnoc_clk.clkr,
4310 [GCC_NSS_PORT1_RX_CLK] = &gcc_nss_port1_rx_clk.clkr,
4311 [GCC_NSS_PORT1_TX_CLK] = &gcc_nss_port1_tx_clk.clkr,
4312 [GCC_NSS_PORT2_RX_CLK] = &gcc_nss_port2_rx_clk.clkr,
4313 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4314 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4315 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
4316 [GCC_NSS_PORT4_RX_CLK] = &gcc_nss_port4_rx_clk.clkr,
4317 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
4318 [GCC_NSS_PORT5_RX_CLK] = &gcc_nss_port5_rx_clk.clkr,
4319 [GCC_NSS_PORT5_TX_CLK] = &gcc_nss_port5_tx_clk.clkr,
4320 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4321 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4322 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4323 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4324 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4325 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4326 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4327 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4328 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4329 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4330 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4331 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4332 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
4333 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
4334 [GCC_PORT2_MAC_CLK] = &gcc_port2_mac_clk.clkr,
4335 [GCC_PORT3_MAC_CLK] = &gcc_port3_mac_clk.clkr,
4336 [GCC_PORT4_MAC_CLK] = &gcc_port4_mac_clk.clkr,
4337 [GCC_PORT5_MAC_CLK] = &gcc_port5_mac_clk.clkr,
4338 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4339 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4340 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
4341 [GCC_UBI0_CORE_CLK] = &gcc_ubi0_core_clk.clkr,
4342 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4343 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4344 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4345 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4346 [GCC_SYS_NOC_PCIE0_AXI_CLK] = &gcc_sys_noc_pcie0_axi_clk.clkr,
4347 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4348 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4349 [GCC_QDSS_DAP_CLK] = &gcc_qdss_dap_clk.clkr,
4350 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4351 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4352 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4353 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4354 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4355 [GCC_UNIPHY0_PORT1_RX_CLK] = &gcc_uniphy0_port1_rx_clk.clkr,
4356 [GCC_UNIPHY0_PORT1_TX_CLK] = &gcc_uniphy0_port1_tx_clk.clkr,
4357 [GCC_UNIPHY0_PORT2_RX_CLK] = &gcc_uniphy0_port2_rx_clk.clkr,
4358 [GCC_UNIPHY0_PORT2_TX_CLK] = &gcc_uniphy0_port2_tx_clk.clkr,
4359 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
4360 [GCC_UNIPHY0_PORT3_TX_CLK] = &gcc_uniphy0_port3_tx_clk.clkr,
4361 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4362 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
4363 [GCC_UNIPHY0_PORT5_RX_CLK] = &gcc_uniphy0_port5_rx_clk.clkr,
4364 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4365 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4366 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4367 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4368 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4369 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4370 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4371 [GCC_SYS_NOC_USB0_AXI_CLK] = &gcc_sys_noc_usb0_axi_clk.clkr,
4372 [GCC_SNOC_BUS_TIMEOUT2_AHB_CLK] = &gcc_snoc_bus_timeout2_ahb_clk.clkr,
4373 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4374 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4375 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4376 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4377 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4378 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4379 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4380 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4381 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4382 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4383 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4384 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4385 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4386 [GCC_DCC_CLK] = &gcc_dcc_clk.clkr,
4387 [PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4388 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,
4389 [PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4390 [WCSS_AHB_CLK_SRC] = &wcss_ahb_clk_src.clkr,
4391 [Q6_AXI_CLK_SRC] = &q6_axi_clk_src.clkr,
4392 [RBCPR_WCSS_CLK_SRC] = &rbcpr_wcss_clk_src.clkr,
4393 [GCC_LPASS_CORE_AXIM_CLK] = &gcc_lpass_core_axim_clk.clkr,
4394 [LPASS_CORE_AXIM_CLK_SRC] = &lpass_core_axim_clk_src.clkr,
4395 [GCC_LPASS_SNOC_CFG_CLK] = &gcc_lpass_snoc_cfg_clk.clkr,
4396 [LPASS_SNOC_CFG_CLK_SRC] = &lpass_snoc_cfg_clk_src.clkr,
4397 [GCC_LPASS_Q6_AXIM_CLK] = &gcc_lpass_q6_axim_clk.clkr,
4398 [LPASS_Q6_AXIM_CLK_SRC] = &lpass_q6_axim_clk_src.clkr,
4399 [GCC_LPASS_Q6_ATBM_AT_CLK] = &gcc_lpass_q6_atbm_at_clk.clkr,
4400 [GCC_LPASS_Q6_PCLKDBG_CLK] = &gcc_lpass_q6_pclkdbg_clk.clkr,
4401 [GCC_LPASS_Q6SS_TSCTR_1TO2_CLK] = &gcc_lpass_q6ss_tsctr_1to2_clk.clkr,
4402 [GCC_LPASS_Q6SS_TRIG_CLK] = &gcc_lpass_q6ss_trig_clk.clkr,
4403 [GCC_LPASS_TBU_CLK] = &gcc_lpass_tbu_clk.clkr,
4404 [GCC_PCNOC_LPASS_CLK] = &gcc_pcnoc_lpass_clk.clkr,
4405 [GCC_MEM_NOC_UBI32_CLK] = &gcc_mem_noc_ubi32_clk.clkr,
4406 [GCC_MEM_NOC_LPASS_CLK] = &gcc_mem_noc_lpass_clk.clkr,
4407 [GCC_SNOC_LPASS_CFG_CLK] = &gcc_snoc_lpass_cfg_clk.clkr,
4408 [QDSS_STM_CLK_SRC] = &qdss_stm_clk_src.clkr,
4409 [QDSS_TRACECLKIN_CLK_SRC] = &qdss_traceclkin_clk_src.clkr,