Lines Matching refs:S32
291 VSUB.S32 q10,q9,q7 @ q10 = q9 - q7 = 55*C1 - 84*C2 - 29*C4
293 VRSHR.S32 q8,q8,#1 @ Truncating the 1 bit in q8
299 VRSHR.S32 q7,q7,#1 @ Truncating the 1 bit in q7
300 VRSHR.S32 q9,q9,#1 @ Truncating the 1 bit in q9
301 VRSHR.S32 q10,q10,#1 @ Truncating the 1 bit in q10
308 VADD.S32 q13,q7,q8 @ q13 = S1 + S2
309 VADD.S32 q1,q7,q10 @ q1 = S1 + S4
310 VADD.S32 q4,q8,q10 @ q4 = S2 + S4
311 VSUB.S32 q13,q13,q10 @ q13 = S1 + S2 - S4
312 VMUL.S32 q12,q1,d5[0] @ q12 = 29*S1 + 29*S4
313 VMUL.S32 q14,q1,d7[0] @ q14 = 84*S1 + 84*S4
314 VMUL.S32 q13,q13,d4[0] @ q13 = 74*S1 + 74*S2 - 74*S4
316 VMLA.S32 q12,q4,d6[0] @ q12 = 29*S1 + 55*S2 + 84*S4
317 VMLS.S32 q14,q4,d5[0] @ q14 = 84*S1 - 29*S2 + 55*S4
318 VMUL.S32 q9,q9,d4[0] @ q9 = 74*S3
324 VRSHRN.S32 d26,q13,#8
325 VSUB.S32 q15,q14,q12 @ q15 = q14 - q12 = 55*S1 - 84*S2 - 29*S4
327 VADD.S32 q12,q12,q9 @ q12 = 29*S1 + 55*S2 + 74*S3 + 84*S4
328 VSUB.S32 q14,q14,q9 @ q14 = 84*S1 - 29*S2 - 74*S3 + 55*S4
329 VADD.S32 q15,q15,q9 @ q15 = 55*S1 - 84*S2 + 74*S3 - 29*S4
331 VRSHRN.S32 d24,q12,#8
332 VRSHRN.S32 d28,q14,#8
333 VRSHRN.S32 d30,q15,#8 @ Truncating the last 8 bits
662 VADD.S32 q0,q12,q13 @ q0 = B0 + B7
663 VADD.S32 q5,q11,q2 @ q5 = B3 + B4
664 VADD.S32 q3,q1,q15 @ q3 = B1 + B6
665 VADD.S32 q4,q14,q8 @ q4 = B2 + B5
667 VSUB.S32 q7,q14,q8 @ q7 = B2 - B5
668 VSUB.S32 q8,q1,q15 @ q8 = B1 - B6
669 VSUB.S32 q6,q11,q2 @ q6 = B3 - B4
670 VSUB.S32 q9,q12,q13 @ q9 = B0 - B7
677 VSUB.S32 q2,q0,q5 @ q2 = B0 - B3 - B4 + B7
682 VADD.S32 q10,q0,q5 @ q10 = B0 + B3 + B4 + B7
687 VSUB.S32 q11,q3,q4 @ q11 = B1 - B2 - B5 + B6
688 VADD.S32 q3,q3,q4 @ q3 = B1 + B2 + B5 + B6
690 VMUL.S32 q12,q2,d0[1] @ q12 = 83*(B0 - B3 - B4 + B7)
691 VMUL.S32 q2,q2,d0[0] @ q2 = 36*(B0 - B3 - B4 + B7)
692 VMUL.S32 q5,q9,d3[1] @ q5 = 89*(B0 - B7)
693 VADD.S32 q14,q10,q3 @ q14 = B0 + B1 + B2 + B3 + B4 + B5 + B6 + B7
694 VMUL.S32 q4,q9,d3[0] @ q4 = 75*(B0 - B7)
695 VSUB.S32 q15,q10,q3 @ q15 = B0 - B1 - B2 + B3 + B4 - B5 - B6 + B7
696 @ VSHL.S32 q14,q14,#6 ; q14 = G0 = 64*(B0 + B1 + B2 + B3 + B4 + B5 + B6 + B7)
697 @ VSHL.S32 q15,q15,#6 ; q15 = G4 = 64*(B0 - B1 - B2 + B3 + B4 - B5 - B6 + B7)
699 VMLA.S32 q12,q11,d0[0] @ q12 = G2 = 83*(B0 - B3 - B4 + B7) + 36*(B1 - B2 - B5 + B6)
701 VMLS.S32 q2,q11,d0[1] @ q2 = G6 = 36*(B0 - B3 - B4 + B7) - 83*(B1 - B2 - B5 + B6)
708 VMUL.S32 q3,q9,d2[1] @ q3 = 50*(B0 - B7)
710 VMUL.S32 q9,q9,d2[0] @ q9 = 18*(B0 - B7)
713 VMLA.S32 q5,q8,d3[0] @ q5 = 89*(B0 - B7) + 75*(B1 - B6)
715 VMLS.S32 q4,q8,d2[0] @ q4 = 75*(B0 - B7) - 18*(B1 - B6)
717 VMLS.S32 q3,q8,d3[1] @ q3 = 50*(B0 - B7) - 89*(B1 - B6)
719 VMLS.S32 q9,q8,d2[1] @ q9 = 18*(B0 - B7) - 50*(B1 - B6)
721 VMLA.S32 q5,q7,d2[1] @ q5 = 89*(B0 - B7) + 75*(B1 - B6) + 50*(B2 - B5)
723 VMLS.S32 q4,q7,d3[1] @ q4 = 75*(B0 - B7) - 18*(B1 - B6) - 89*(B2 - B5)
725 VMLA.S32 q3,q7,d2[0] @ q3 = 50*(B0 - B7) - 89*(B1 - B6) + 18*(B2 - B5)
727 VMLA.S32 q9,q7,d3[0] @ q9 = 18*(B0 - B7) - 50*(B1 - B6) + 75*(B2 - B5)
729 …VMLA.S32 q5,q6,d2[0] @ q5 = G1 = 89*(B0 - B7) + 75*(B1 - B6) + 50*(B2 - B5) + 18*(B3 - …
730 …VMLS.S32 q4,q6,d2[1] @ q4 = G3 = 75*(B0 - B7) - 18*(B1 - B6) - 89*(B2 - B5) - 50*(B3 - …
731 …VMLA.S32 q3,q6,d3[0] @ q3 = G5 = 50*(B0 - B7) - 89*(B1 - B6) + 18*(B2 - B5) + 75*(B3 - …
732 …VMLS.S32 q9,q6,d3[1] @ q9 = G7 = 18*(B0 - B7) - 50*(B1 - B6) + 75*(B2 - B5) - 89*(B3 - …
776 VADD.S32 q0,q10,q13 @ q0 = B0 + B7
777 VADD.S32 q15,q12,q11 @ q15 = B3 + B4
778 VADD.S32 q1,q4,q3 @ q1 = B1 + B6
779 VADD.S32 q14,q2,q5 @ q14 = B2 + B5
781 VSUB.S32 q9,q10,q13 @ q9 = B0 - B7
782 VSUB.S32 q6,q12,q11 @ q6 = B3 - B4
783 VSUB.S32 q7,q2,q5 @ q7 = B2 - B5
784 VSUB.S32 q8,q4,q3 @ q8 = B1 - B6
788 VADD.S32 q3,q1,q14 @ q3 = B1 + B2 + B5 + B6
789 VSUB.S32 q5,q1,q14 @ q5 = B1 - B2 - B5 + B6
793 VSUB.S32 q4,q0,q15 @ q4 = B0 - B3 - B4 + B7
798 VADD.S32 q2,q0,q15 @ q2 = B0 + B3 + B4 + B7
806 VMUL.S32 q10,q9,d3[1] @ q10 = 89*(B0 - B7)
809 VMUL.S32 q13,q9,d3[0] @ q13 = 75*(B0 - B7)
811 VMUL.S32 q12,q4,d0[1] @ q12 = 83*(B0 - B3 - B4 + B7)
812 VADD.S32 q14,q2,q3 @ q14 = B0 + B1 + B2 + B3 + B4 + B5 + B6 + B7
813 VMUL.S32 q4,q4,d0[0] @ q4 = 36*(B0 - B3 - B4 + B7)
814 VSUB.S32 q2,q2,q3 @ q2 = B0 - B1 - B2 + B3 + B4 - B5 - B6 + B7
817 VMLA.S32 q12,q5,d0[0] @ q12 = H2 = 83*(B0 - B3 - B4 + B7) + 36*(B1 - B2 - B5 + B6)
818 @ VSHL.S32 q14,q14,#6 ; q14 = H0 = 64*(B0 + B1 + B2 + B3 + B4 + B5 + B6 + B7)
819 VMLS.S32 q4,q5,d0[1] @ q4 = H6 = 36*(B0 - B3 - B4 + B7) - 83*(B1 - B2 - B5 + B6)
820 @ VSHL.S32 q2,q15,#6 ; q2 = H4 = 64*(B0 - B1 - B2 + B3 + B4 - B5 - B6 + B7)
822 VMUL.S32 q11,q9,d2[1] @ q11 = 50*(B0 - B7)
824 VMUL.S32 q9,q9,d2[0] @ q9 = 18*(B0 - B7)
827 VMLA.S32 q10,q8,d3[0] @ q10 = 89*(B0 - B7) + 75*(B1 - B6)
829 VMLS.S32 q13,q8,d2[0] @ q13 = 75*(B0 - B7) - 18*(B1 - B6)
839 VMLS.S32 q11,q8,d3[1] @ q11 = 50*(B0 - B7) - 89*(B1 - B6)
841 VMLS.S32 q9,q8,d2[1] @ q9 = 18*(B0 - B7) - 50*(B1 - B6)
843 VMLA.S32 q10,q7,d2[1] @ q10 = 89*(B0 - B7) + 75*(B1 - B6) + 50*(B2 - B5)
845 VMLS.S32 q13,q7,d3[1] @ q13 = 75*(B0 - B7) - 18*(B1 - B6) - 89*(B2 - B5)
847 VMLA.S32 q11,q7,d2[0] @ q11 = 50*(B0 - B7) - 89*(B1 - B6) + 18*(B2 - B5)
849 VMLA.S32 q9,q7,d3[0] @ q9 = 18*(B0 - B7) - 50*(B1 - B6) + 75*(B2 - B5)
851 …VMLA.S32 q10,q6,d2[0] @ q10 = H1 = 89*(B0 - B7) + 75*(B1 - B6) + 50*(B2 - B5) + 18*(B3 -…
853 …VMLS.S32 q13,q6,d2[1] @ q13 = H3 = 75*(B0 - B7) - 18*(B1 - B6) - 89*(B2 - B5) - 50*(B3 -…
855 …VMLA.S32 q11,q6,d3[0] @ q11 = H5 = 50*(B0 - B7) - 89*(B1 - B6) + 18*(B2 - B5) + 75*(B3 -…
856 …VMLS.S32 q9,q6,d3[1] @ q9 = H7 = 18*(B0 - B7) - 50*(B1 - B6) + 75*(B2 - B5) - 89*(B3 -…
956 VLD1.S32 D30[0],[R9],R12
957 VLD1.S32 D30[1],[R9],R12
958 VLD1.S32 D31[0],[R9],R12
959 VLD1.S32 D31[1],[R9],R12
961 VTRN.S32 D30,D31
972 VMOV.S32 Q14,#0
1046 VTRN.S32 D26,D27 @1-cycle stall before it?
1069 VDUP.S32 D4,D2[0] @R1eee[0] R1eeo[0] R1eee[0] R1eeo[0] ;1-cycle stall?
1070 VDUP.S32 D5,D2[1] @R2eee[0] R2eeo[0] R2eee[0] R2eeo[0]
1071 VDUP.S32 D6,D3[0] @R1eee[1] R1eeo[1] R1eee[1] R1eeo[1]
1072 VDUP.S32 D7,D3[1] @R2eee[1] R2eeo[1] R2eee[1] R2eeo[1]
1093 VZIP.S32 Q5,Q6 @3-cycle instruction
1135 VADD.S32 Q5,Q5,Q1 @R1 add
1136 VADD.S32 Q3,Q3,Q7 @R1 add
1138 VADD.S32 Q2,Q2,Q4 @R2 add
1139 VADD.S32 Q6,Q6,Q8 @R2 add
1141 VADD.S32 Q5,Q5,Q3 @R1 add
1143 VADD.S32 Q4,Q6,Q2 @R2 add
1153 VZIP.S32 Q5,Q4 @ 3 cycle instruction
1215 VADD.S32 Q8 ,Q8 ,Q6
1216 VADD.S32 Q12,Q12,Q0
1218 VADD.S32 Q10,Q10,Q7
1219 VADD.S32 Q13,Q13,Q1
1222 VADD.S32 Q12 ,Q12 ,Q8
1224 VADD.S32 Q13,Q13,Q10
1228 VZIP.S32 Q12,Q13
1281 VADD.S32 Q5 ,Q5 ,Q3
1282 VADD.S32 Q10,Q10,Q7
1283 VADD.S32 Q6 ,Q6 ,Q4
1284 VADD.S32 Q12,Q12,Q8
1285 VADD.S32 Q10,Q10,Q5
1286 VADD.S32 Q12,Q12,Q6
1289 VZIP.S32 Q10,Q12 @ 3-cycle instruction
1332 VADD.S32 D28,D28,D29
1333 VPADD.S32 D28,D28,D29
1334 VMOV.S32 R3,D28[0]
1341 VLD1.S32 D28,[R9],R12
1342 VLD1.S32 D29,[R9],R12
1343 VLD1.S32 D30,[R9],R12
1344 VLD1.S32 D31,[R9],R12
1348 VTRN.S32 Q14,Q15
1349 VST1.S32 {Q14-Q15},[SP]
1358 VLD1.S32 {D0,D1},[R0]! @LOAD 1-4 src R1
1359 VLD1.S32 {D2,D3},[R0]! @LOAD 5-8 pred R1
1360 VLD1.S32 {D4,D5},[R0]! @LOAD 9-12 src R1
1361 VLD1.S32 {D6,D7},[R0],R4 @LOAD 12-16 pred R1
1363 VLD1.S32 {D8,D9},[R0]! @LOAD 1-4 src R2
1364 VLD1.S32 {D10,D11},[R0]! @LOAD 5-8 pred R2
1365 VLD1.S32 {D12,D13},[R0]! @LOAD 9-12 src R2
1366 VLD1.S32 {D14,D15},[R0],R4 @LOAD 12-16 pred R2
1368 VREV64.S32 Q2,Q2 @Rev 9-12 R1
1369 VREV64.S32 Q3,Q3 @Rev 12-16 R1
1370 VREV64.S32 Q6,Q6 @Rev 9-12 R2
1371 VREV64.S32 Q7,Q7 @Rev 12-16 R2
1375 VADD.S32 Q8 ,Q0,Q3 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 1-4 R1
1377 VADD.S32 Q9 ,Q1,Q2 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 5-8 R1
1379 VSUB.S32 Q10,Q0,Q3 @o[k] = resi_tmp_1 - resi_tmp_2 k -> 1-4 R1
1380 VSUB.S32 Q11,Q1,Q2 @o[k] = resi_tmp_1 - resi_tmp_2 k -> 5-8 R1
1382 VADD.S32 Q12,Q4,Q7 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 1-4 R2
1383 VREV64.S32 Q9 ,Q9 @rev e[k] k-> 4-7 R1, dual issued with prev. instruction
1384 VADD.S32 Q13,Q5,Q6 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 5-8 R2
1385 VSUB.S32 Q0 ,Q4,Q7 @o[k] = resi_tmp_1 - resi_tmp_2 k -> 1-4 R2
1387 VSUB.S32 Q1 ,Q5,Q6 @o[k] = resi_tmp_1 - resi_tmp_2 k -> 5-8 R2
1388 VREV64.S32 Q13,Q13 @rev e[k] k-> 4-7 R2, dual issued with prev. instruction
1390 VADD.S32 Q2,Q8,Q9 @ee[k] = e[k] + e[7 - k] row R1
1391 VSUB.S32 Q3,Q8,Q9 @eo[k] = e[k] - e[7 - k] row R1
1395 VADD.S32 Q4,Q12,Q13 @ee[k] = e[k] + e[7 - k] row R2
1396 VSUB.S32 Q5,Q12,Q13 @eo[k] = e[k] - e[7 - k] row R2
1397 VREV64.S32 D5,D5 @rev ee[k] 4-7 R1, dual issued with prev. instruction
1399 VADD.S32 D12,D4,D5 @eee[0] eee[1] R1
1400 VSUB.S32 D13,D4,D5 @eeo[0] eeo[1] R1
1401 VREV64.S32 D9,D9 @rev ee[k] 4-7 R2, dual issued with prev. instruction
1404 VADD.S32 D14,D8,D9 @eee[0] eee[1] R2
1405 VSUB.S32 D15,D8,D9 @eeo[0] eeo[1] R2
1407 …VLD1.S32 {Q12,Q13},[SP] @Load g_ai2_ihevc_trans_16[xx]-> Q12 : [0 0] [8 0] [4 0] [12 …
1408 …VREV64.S32 Q8,Q6 @Q6 : eee[0] eee[1] eeo[0] eeo[1] R1 -> ;Q8 : eee[1] eee…
1410 …VREV64.S32 Q9,Q7 @Q7 : eee[0] eee[1] eeo[0] eeo[1] R2 -> ;Q9 : eee[1] ee…
1413 VMUL.S32 Q4,Q6,Q12 @g_ai2_ihevc_trans_16 * eee[0] eee[1] eeo[0] eeo[1] R1
1414 VMLA.S32 Q4,Q8,Q13 @g_ai2_ihevc_trans_16 * eee[1] eee[0] eeo[1] eeo[0] R1
1416 VMUL.S32 Q6,Q7,Q12 @g_ai2_ihevc_trans_16 * eee[0] eee[1] eeo[0] eeo[1] R2
1417 VMLA.S32 Q6,Q9,Q13 @g_ai2_ihevc_trans_16 * eee[1] eee[0] eeo[1] eeo[0] R2
1432 …VLD1.S32 {D14,D15},[R11],R12 @LOAD g_ai2_ihevc_trans_16[2][0-4] -> 2G0 2G1 2G2 2G3, 2-cycle…
1434 VADD.S32 Q4,Q4,Q14 @ROUND R1
1435 …VMUL.S32 Q12,Q3,Q7 @2G0 2G1 2G2 2G3 * R1E00 R1E01 R2E02 R2E03, 4-cycle instruction
1438 VADD.S32 Q6,Q6,Q14 @ROUND R2
1440 VSHRN.S32 D8,Q4,#SHIFT @NARROW R1
1442 VLD1.S32 {D16,D17},[R11],R12 @LOAD g_ai2_ihevc_trans_16[6][0-4]
1443 VSHRN.S32 D9,Q6,#SHIFT @NARROW R2, dual issued in 2nd cycle
1445 VMUL.S32 Q2,Q3,Q8 @g_ai2_ihevc_trans_16[6][0-4] * eo[0-4], 4-cycle instruction
1449 …VMLA.S32 Q12,Q5,Q7 @2G2 2G3 2G0 2G1 * R1E02 R1E03 R2E00 R2E01, 4-cycle instruction
1455 VST1.S32 D8[0],[R2],R10
1457 VST1.S32 D9[0],[R2],R10
1459 VST1.S32 D8[1],[R2],R10
1460 VPADD.S32 D18,D24,D25 @D18[0] -> 2G0*R1E00+2G1*R1E01 2G2*R2E02+2G3*R2E03
1463 VST1.S32 D9[1],[R2],R10
1464 VMLA.S32 Q2,Q5,Q8 @g_ai2_ihevc_trans_16[2][0-4] * eo[0-4]
1468 VLD1.S32 {D14,D15},[R11],R12 @LOAD g_ai2_ihevc_trans_16[10][0-4]
1470 VMUL.S32 Q6,Q3,Q7 @g_ai2_ihevc_trans_16[10][0-4] * eo[0-4]
1472 VPADD.S32 D19,D4,D5
1474 VLD1.S32 {D16,D17},[R11],R12 @LOAD g_ai2_ihevc_trans_16[14][0-4]
1475 VMUL.S32 Q2,Q3,Q8 @g_ai2_ihevc_trans_16[14][0-4] * eo[0-4]
1478 VMLA.S32 Q6,Q5,Q7 @g_ai2_ihevc_trans_16[2][0-4] * eo[0-4]
1479 VADD.S32 Q9,Q9,Q14 @Round by RADD R1
1480 VMLA.S32 Q2,Q5,Q8 @g_ai2_ihevc_trans_16[2][0-4] * eo[0-4]
1481 VSHRN.S32 D8,Q9,#SHIFT @Shift by SHIFT
1482 VPADD.S32 D24,D12,D13
1492 VST1.S32 D8[0],[R2],R10
1494 VST1.S32 D8[1],[R2],R10
1495 VPADD.S32 D25,D4,D5 @ dual issued with prev. instruction in 2nd cycle
1497 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[1][0-7]
1498 …VADD.S32 Q12,Q12,Q14 @Round by RADD R2, dual issued with prev. instruction in 2nd c…
1499 VMUL.S32 Q6,Q2,Q0 @g_ai2_ihevc_trans_16[1][0-3]*o[0][0-3] R2
1500 VMLA.S32 Q6,Q3,Q1 @g_ai2_ihevc_trans_16[1][4-7]*o[0][4-7] R2
1501 VSHRN.S32 D9,Q12,#SHIFT @Shift by SHIFT
1503 VMUL.S32 Q2,Q2,Q10 @g_ai2_ihevc_trans_16[1][0-3]*o[0][0-3] R1
1504 VMLA.S32 Q2,Q3,Q11 @g_ai2_ihevc_trans_16[1][4-7]*o[0][4-7] R1
1505 …VADD.S32 D11,D12,D13 @g_ai2_ihevc_trans_16[1][k]*o[0][k]+g_ai2_ihevc_trans_16[0][7-…
1506 VST1.S32 D9[0],[R2],R10
1508 VST1.S32 D9[1],[R2],R10
1509 …VADD.S32 D10,D4,D5 @g_ai2_ihevc_trans_16[1][k]*o[0][k]+g_ai2_ihevc_trans_16[0][7-…
1514 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[3][0-7]
1516 VMUL.S32 Q7,Q2,Q10 @o[0][0-3]
1517 VMLA.S32 Q7,Q3,Q11 @o[0][4-7]
1518 VMUL.S32 Q8,Q2,Q0 @o[0][0-3]
1519 VMLA.S32 Q8,Q3,Q1 @o[0][4-7]
1521 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[5][0-7]
1522 VADD.S32 D18,D14,D15
1523 VMUL.S32 Q12,Q2,Q10 @o[0][0-3]
1524 VMLA.S32 Q12,Q3,Q11 @o[0][4-7]
1525 VADD.S32 D19,D16,D17
1526 VMUL.S32 Q4,Q2,Q0
1527 VMLA.S32 Q4,Q3,Q1
1528 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[7][0-7]
1529 VADD.S32 D26,D24,D25 @ dual issued with prev. instr.
1530 VMUL.S32 Q6,Q2,Q10 @o[0][0-3]
1531 VMLA.S32 Q6,Q3,Q11 @o[0][4-7]
1532 VADD.S32 D27,D8,D9
1533 VMUL.S32 Q4,Q2,Q0
1534 VMLA.S32 Q4,Q3,Q1
1535 VADD.S32 D12,D12,D13
1537 VPADD.S32 D14,D10,D11
1538 VPADD.S32 D15,D18,D19
1539 VPADD.S32 D16,D26,D27
1540 VADD.S32 D13,D8,D9
1541 VADD.S32 Q9,Q7,Q14
1542 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[0][0-7]
1543 VPADD.S32 D17,D12,D13 @ dual issued with prev. instr. in 2nd cycle
1545 VMUL.S32 Q4,Q2,Q10 @o[0][0-3]
1546 VMLA.S32 Q4,Q3,Q11 @o[0][4-7]
1548 VADD.S32 Q12,Q8,Q14
1550 VMUL.S32 Q6,Q2,Q0 @o[0][0-3]
1551 VMLA.S32 Q6,Q3,Q1 @o[0][4-7]
1553 VSHRN.S32 D26,Q9,#SHIFT
1554 VSHRN.S32 D27,Q12,#SHIFT
1555 VADD.S32 D10,D8,D9
1559 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[1][0-7]
1560 VADD.S32 D11,D12,D13 @ dual issued with prev. instr.
1562 VST1.S32 D26[0],[R2],R7
1563 VMUL.S32 Q7,Q2,Q10 @o[0][0-3]
1564 VMLA.S32 Q7,Q3,Q11 @o[0][4-7]
1565 VST1.S32 D26[1],[R2],R7
1566 VMUL.S32 Q8,Q2,Q0 @o[0][0-3]
1567 VMLA.S32 Q8,Q3,Q1 @o[0][4-7]
1568 VST1.S32 D27[0],[R2],R7
1569 VADD.S32 D18,D14,D15
1570 VST1.S32 D27[1],[R2],R7
1572 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[2][0-7]
1573 VADD.S32 D19,D16,D17 @ dual issued with prev. instr.
1575 VMUL.S32 Q12,Q2,Q10 @o[0][0-3]
1576 VMLA.S32 Q12,Q3,Q11 @o[0][4-7]
1577 VMUL.S32 Q4,Q2,Q0
1578 VMLA.S32 Q4,Q3,Q1
1580 VLD1.S32 {Q2,Q3},[R11],R12 @g_ai2_ihevc_trans_16[3][0-7]
1581 VADD.S32 D26,D24,D25
1583 VMUL.S32 Q6,Q2,Q10 @o[0][0-3]
1584 VMLA.S32 Q6,Q3,Q11 @o[0][4-7]
1585 VADD.S32 D27,D8,D9
1587 VMUL.S32 Q4,Q2,Q0
1588 VMLA.S32 Q4,Q3,Q1
1589 VADD.S32 D12,D12,D13
1591 VPADD.S32 D14,D10,D11
1592 VPADD.S32 D15,D18,D19
1593 VPADD.S32 D16,D26,D27
1594 VADD.S32 D13,D8,D9
1595 VADD.S32 Q9,Q7,Q14
1597 VPADD.S32 D17,D12,D13
1598 VSHRN.S32 D22,Q9,#SHIFT
1599 VADD.S32 Q10,Q8,Q14
1601 VSHRN.S32 D23,Q10,#SHIFT
1605 VST1.S32 D22[0],[R2],R7
1606 VST1.S32 D22[1],[R2],R7
1607 VST1.S32 D23[0],[R2],R7
1608 VST1.S32 D23[1],[R2],R7