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35 writel(ep_ctrl|DEPCTL_EPENA|DEPCTL_CNAK, in dwc2_udc_ep0_zlp()55 writel(ep_ctrl|DEPCTL_EPENA, ®->out_endp[EP0_CON].doepctl); in dwc2_udc_pre_setup()81 writel(ep_ctrl|DEPCTL_EPENA|DEPCTL_CNAK, in dwc2_ep0_complete_out()119 writel(DEPCTL_EPENA|DEPCTL_CNAK|ctrl, ®->out_endp[ep_num].doepctl); in setdma_rx()177 writel(DEPCTL_EPENA|DEPCTL_CNAK|ctrl, ®->in_endp[ep_num].diepctl); in setdma_tx()766 if (ep_ctrl & DEPCTL_EPENA) in dwc2_udc_ep0_set_stall()919 writel(ep_ctrl|DEPCTL_EPENA|DEPCTL_CNAK, in dwc2_udc_get_status()964 if (ep_ctrl & DEPCTL_EPENA) in dwc2_udc_ep_set_stall()
165 #define DEPCTL_EPENA (0x1<<31) macro