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/external/llvm/test/CodeGen/ARM/
Dthumb-big-stack.ll145 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
147 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
149 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
151 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
153 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
155 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
157 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
159 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
161 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
163 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
[all …]
/external/swiftshader/third_party/llvm-7.0/llvm/test/CodeGen/ARM/
Dthumb-big-stack.ll145 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
147 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
149 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
151 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
153 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
155 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
157 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
159 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
161 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
163 …void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
[all …]
/external/libvpx/libvpx/vpx_dsp/arm/
Dloopfilter_16_neon.asm468 vmull.s8 q15, d28, d27 ; 3 * ( qs0 - ps0)
470 vaddw.s8 q15, q15, d29 ; filter + 3 * (qs0 - ps0)
474 vqmovn.s16 d28, q15
509 vaddl.u8 q15, d7, d8 ; op2 = p0 + q0
510 vmlal.u8 q15, d4, d27 ; op2 = p0 + q0 + p3 * 3
511 vmlal.u8 q15, d5, d29 ; op2 = p0 + q0 + p3 * 3 + p2 * 2
513 vaddw.u8 q15, d6 ; op2=p1 + p0 + q0 + p3 * 3 + p2 *2
515 vqrshrn.u16 d18, q15, #3 ; r_op2
517 vsub.i16 q15, q10
519 vadd.i16 q15, q14
[all …]
/external/libvpx/config/arm-neon/vpx_dsp/arm/
Dloopfilter_16_neon.asm.S484 vmull.s8 q15, d28, d27 @ 3 * ( qs0 - ps0)
486 vaddw.s8 q15, q15, d29 @ filter + 3 * (qs0 - ps0)
490 vqmovn.s16 d28, q15
525 vaddl.u8 q15, d7, d8 @ op2 = p0 + q0
526 vmlal.u8 q15, d4, d27 @ op2 = p0 + q0 + p3 * 3
527 vmlal.u8 q15, d5, d29 @ op2 = p0 + q0 + p3 * 3 + p2 * 2
529 vaddw.u8 q15, d6 @ op2=p1 + p0 + q0 + p3 * 3 + p2 *2
531 vqrshrn.u16 d18, q15, #3 @ r_op2
533 vsub.i16 q15, q10
535 vadd.i16 q15, q14
[all …]
/external/libavc/encoder/arm/
Dih264e_evaluate_intra4x4_modes_a9q.s258 vext.8 q15, q6, q6, #5
260 vext.8 q15, q6, q6, #15
262 vext.8 q15, q6, q6, #2
265 vext.8 q15, q6, q6, #4
287 vext.8 q15, q6, q6, #3
289 vext.8 q15, q6, q6, #1
291 vext.8 q15, q6, q6, #4
294 vext.8 q15, q6, q6, #6
315 vext.8 q15, q5, q5, #4
317 vext.8 q15, q5, q5, #3
[all …]
/external/libavc/common/arm/
Dih264_inter_pred_luma_horz_hpel_vert_hpel_a9q.s165 vaddl.s16 q15, d21, d25 @// a0 + a5 (column1)
167 vmlal.s16 q15, d23, d0[0] @// a0 + a5 + 20a2 (column1)
171 vmlsl.s16 q15, d23, d1[0] @// a0 + a5 + 20a2 + 20a3 - 5a1 (column1)
173 vmlal.s16 q15, d21, d0[0] @// a0 + a5 + 20a2 + 20a3 (column1)
177 vmlsl.s16 q15, d23, d1[0] @// a0 + a5 + 20a2 + 20a3 - 5a1 - 5a4 (column1)
179 vqrshrun.s32 d23, q15, #10
184 vaddl.s16 q15, d21, d27 @// a0 + a5 (column2)
186 vmlal.s16 q15, d23, d0[0] @// a0 + a5 + 20a2 (column2)
190 vmlal.s16 q15, d21, d0[0] @// a0 + a5 + 20a2 + 20a3 (column2)
193 vmlsl.s16 q15, d23, d1[0] @// a0 + a5 + 20a2 + 20a3 - 5a1 (column2)
[all …]
Dih264_deblk_luma_a9.s119 vabd.u8 q15, q2, q0 @Q15 = Aq = ABS(q2 - q0)
126 vcgt.u8 q11, q8, q15 @Q11=(Aq<Beta)
129 vsubl.u8 q15, d1, d7 @
133 vshl.i16 q13, q15, #2 @Q13 = (q0 - p0)<<2
135 vsubl.u8 q15, d9, d3 @Q15 = (p1 - q1)H
138 vadd.i16 q13, q13, q15 @Q13,Q12 = [ (q0 - p0)<<2 ] + (p1 - q1)
149 vaddl.u8 q15, d17, d5 @
162 vsub.i16 q15, q15, q13 @Q15,Q2 = [q2 + (p0+q0+1)>>1] - (q1<<1)
166 vqshrn.s16 d31, q15, #1 @
171 vmin.s8 q15, q15, q7 @Q15 = min(C0,i_macro_q1)
[all …]
Dih264_inter_pred_luma_horz_qpel_vert_hpel_a9q.s146 vmov.u16 q15, #0x5 @ Filter coeff 5 into Q12
176 vmls.u16 q9, q11, q15
178 vmls.u16 q10, q13, q15
181 vmls.u16 q11, q13, q15
253 vmls.u16 q9, q11, q15
255 vmls.u16 q10, q13, q15
258 vmls.u16 q11, q13, q15
346 vaddl.s16 q15, d12, d22
357 vmlal.s16 q15, d16, d26
358 vmlsl.s16 q15, d18, d24
[all …]
Dih264_ihadamard_scaling_a9.s116 vsubl.s16 q15, d0, d3 @x3 = x4 - x7
119 vadd.s32 q3, q15, q14 @pi4_tmp_ptr[1] = x3 + x2
121 vsub.s32 q5, q15, q14 @pi4_tmp_ptr[3] = x3 - x2
133 vsub.s32 q15, q2, q5 @x3 = x4-x7
136 vadd.s32 q1, q15, q14 @pi4_tmp_ptr[1] = x3 + x2
138 vsub.s32 q3, q15, q14 @pi4_tmp_ptr[3] = x3 - x2
213 vmull.u16 q15, d26, d27 @pu2_iscal_mat[0] * pu2_weigh_mat[0]
214 vdup.u32 q15, d30[0]
236 vmul.s32 q5, q3, q15
237 vmul.s32 q6, q1, q15
/external/swiftshader/third_party/llvm-7.0/llvm/test/MC/ARM/
Dinvalid-neon-v8.s24 @ CHECK: note: operand must be a register in range [q0, q15]
28 @ CHECK: note: operand must be a register in range [q0, q15]
33 @ CHECK: error: operand must be a register in range [q0, q15]
35 @ CHECK: error: operand must be a register in range [q0, q15]
37 @ CHECK: error: operand must be a register in range [q0, q15]
39 @ CHECK: error: operand must be a register in range [q0, q15]
44 @ CHECK: error: operand must be a register in range [q0, q15]
46 @ CHECK: error: operand must be a register in range [q0, q15]
48 @ CHECK: error: operand must be a register in range [q0, q15]
55 @ CHECK: error: operand must be a register in range [q0, q15]
[all …]
Dvmov-vmvn-illegal-cases.s10 @ CHECK: note: operand must be a register in range [q0, q15]
18 @ CHECK: note: operand must be a register in range [q0, q15]
22 @ CHECK: note: operand must be a register in range [q0, q15]
31 @ CHECK: note: operand must be a register in range [q0, q15]
39 @ CHECK: note: operand must be a register in range [q0, q15]
43 @ CHECK: note: operand must be a register in range [q0, q15]
/external/libhevc/common/arm/
Dihevc_itrans_recon_8x8.s204 vmull.s16 q15,d6,d1[3] @// y1 * sin1(part of b3)
212 vmlsl.s16 q15,d7,d1[1] @// y1 * sin1 - y3 * sin3(part of b3)
243 vmlal.s16 q15,d14,d0[3] @// y1 * sin1 - y3 * sin3 + y5 * cos3(part of b3)
254 …vmlsl.s16 q15,d15,d0[1] @// b3 = y1 * sin1 - y3 * sin3 + y5 * cos3 - y7 * cos1(par…
270 vadd.s32 q13,q5,q15 @// a3 + b3(part of r3)
271 vsub.s32 q15,q5,q15 @// a3 - b3(part of r4)
280 vqrshrn.s32 d10,q15,#shift_stage1_idct @// r4 = (a3 - b3 + rnd) >> 7(shift_stage1_idct)
311 vmull.s16 q15,d6,d1[3] @// y1 * sin1(part of b3)
316 vmlsl.s16 q15,d7,d1[1] @// y1 * sin1 - y3 * sin3(part of b3)
338 vadd.s32 q13,q5,q15 @// a3 + b3(part of r3)
[all …]
Dihevc_itrans_recon_32x32.s220 vmull.s16 q15,d8,d1[3] @// y1 * sin1(part of b3)
225 vmlal.s16 q15,d9,d5[1] @// y1 * sin1 - y3 * sin3(part of b3)
260 vmlsl.s16 q15,d14,d7[1]
266 vmlsl.s16 q15,d15,d3[3]
290 vmlsl.s16 q15,d8,d0[1] @// y1 * sin1(part of b3)
295 vmlsl.s16 q15,d9,d3[1] @// y1 * sin1 - y3 * sin3(part of b3)
334 vmlsl.s16 q15,d14,d6[3]
340 vmlal.s16 q15,d15,d5[3]
366 vmlal.s16 q15,d8,d2[1] @// y1 * sin1(part of b3)
371 vmlal.s16 q15,d9,d1[1] @// y1 * sin1 - y3 * sin3(part of b3)
[all …]
Dihevc_itrans_recon_16x16.s246 vmull.s16 q15,d6,d1[3] @// y1 * sin1(part of b3)
251 vmlsl.s16 q15,d7,d2[3] @// y1 * sin1 - y3 * sin3(part of b3)
273 vmlsl.s16 q15,d8,d0[3]
279 vmlal.s16 q15,d9,d3[3]
321 vmlal.s16 q15,d6,d0[1] @// y1 * sin1(part of b3)
326 vmlal.s16 q15,d7,d3[1] @// y1 * sin1 - y3 * sin3(part of b3)
333 vmlsl.s16 q15,d8,d1[1]
339 vmlsl.s16 q15,d9,d2[1]
381 vadd.s32 q8,q9,q15
382 vsub.s32 q14,q9,q15
[all …]
Dihevc_inter_pred_chroma_vert_w16inp.s162 vqrshrun.s16 d30,q15,#6 @rounding shift
193 vmull.s16 q15,d0,d12 @vmull_s16(src_tmp1, coeff_0)
195 vmlal.s16 q15,d1,d13
196 vmlal.s16 q15,d2,d14
198 vmlal.s16 q15,d3,d15
210 vqshrn.s32 d30,q15,#6 @right shift
219 vqrshrun.s16 d30,q15,#6 @rounding shift
239 vmull.s16 q15,d0,d12 @vmull_s16(src_tmp1, coeff_0)
241 vmlal.s16 q15,d1,d13
243 vmlal.s16 q15,d2,d14
[all …]
Dihevc_inter_pred_chroma_vert_w16inp_w16out.s192 vmull.s16 q15,d0,d12 @vmull_s16(src_tmp1, coeff_0)
194 vmlal.s16 q15,d1,d13
195 vmlal.s16 q15,d2,d14
197 vmlal.s16 q15,d3,d15
208 vqshrn.s32 d30,q15,#6 @right shift
236 vmull.s16 q15,d0,d12 @vmull_s16(src_tmp1, coeff_0)
238 vmlal.s16 q15,d1,d13
240 vmlal.s16 q15,d2,d14
241 vmlal.s16 q15,d3,d15
254 vqshrn.s32 d30,q15,#6 @right shift
[all …]
Dihevc_inter_pred_chroma_vert_w16out.s237 vmull.u8 q15,d5,d1 @mul with coeff 1
239 vmlsl.u8 q15,d4,d0
241 vmlal.u8 q15,d6,d2
242 vmlsl.u8 q15,d7,d3
257 vst1.8 {q15},[r1]! @stores the loaded value
280 vmull.u8 q15,d5,d1 @mul with coeff 1
282 vmlsl.u8 q15,d4,d0
284 vmlal.u8 q15,d6,d2
286 vmlsl.u8 q15,d7,d3
311 vst1.8 {q15},[r1]! @stores the loaded value
[all …]
Dihevc_inter_pred_chroma_vert.s238 vmull.u8 q15,d5,d1 @mul with coeff 1
240 vmlsl.u8 q15,d4,d0
242 vmlal.u8 q15,d6,d2
243 vmlsl.u8 q15,d7,d3
253 vqrshrun.s16 d30,q15,#6
285 vmull.u8 q15,d5,d1 @mul with coeff 1
287 vmlsl.u8 q15,d4,d0
289 vmlal.u8 q15,d6,d2
291 vmlsl.u8 q15,d7,d3
305 vqrshrun.s16 d30,q15,#6
[all …]
/external/libmpeg2/common/arm/
Dimpeg2_idct.s152 vdup.s16 q15, r4
157 vaddw.u8 q4, q15, d0
159 vaddw.u8 q5, q15, d1
162 vaddw.u8 q6, q15, d2
166 vaddw.u8 q7, q15, d3
170 vaddw.u8 q8, q15, d4
174 vaddw.u8 q9, q15, d5
178 vaddw.u8 q10, q15, d6
182 vaddw.u8 q11, q15, d7
459 vmull.s16 q15, d6, d1[3] @// y1 * sin1(part of b3)
[all …]
/external/libxaac/decoder/armv7/
Dixheaacd_sbr_imdct_using_fft.s238 VADD.I32 q14, q15, q13
242 VSUB.I32 q12, q15, q13
252 VADD.I32 q15, q10, q1
259 VADD.S32 q11, q7, q15
260 VSUB.S32 q2, q7, q15
262 VSUB.S32 q15, q14, q10
289 VADD.S32 q8, q5, q15
290 VSUB.S32 q7, q5, q15
292 VADD.S32 q15, q0, q2
425 VTRN.32 q15, q11
[all …]
Dixheaacd_imdct_using_fft.s234 VADD.I32 q14, q15, q13
238 VSUB.I32 q12, q15, q13
248 VADD.I32 q15, q10, q1
255 VADD.S32 q11, q7, q15
256 VSUB.S32 q2, q7, q15
258 VSUB.S32 q15, q14, q10
285 VADD.S32 q8, q5, q15
286 VSUB.S32 q7, q5, q15
288 VADD.S32 q15, q0, q2
420 VTRN.32 q15, q11
[all …]
Dixheaacd_fft32x32_ld.s109 @ b_data6_i=q15
241 @VHADD.S32 q14, q15, q13 @b_data1_i=vhaddq_s32(a_data1_i,a_data5_i)@
242 VADD.I32 q14, q15, q13 @b_data1_i=vhaddq_s32(a_data1_i,a_data5_i)@
245 @VHSUB.S32 q12, q15, q13 @b_data5_i=vhsubq_s32(a_data1_i,a_data5_i)@
246 VSUB.I32 q12, q15, q13 @b_data5_i=vhsubq_s32(a_data1_i,a_data5_i)@
251 @VHADD.S32 q15, q10,q1 @b_data3_r=vhaddq_s32(a_data3_r,a_data7_r)@
256 VADD.I32 q15, q10, q1 @b_data3_r=vhaddq_s32(a_data3_r,a_data7_r)@
263 VADD.S32 q11, q7, q15 @c_data1_r=vaddq_s32(b_data1_r,b_data3_r)@
264 VSUB.S32 q2, q7, q15 @c_data3_r=vsubq_s32(b_data1_r,b_data3_r)@
266 VSUB.S32 q15, q14, q10 @c_data3_i=vsubq_s32(b_data1_i,b_data3_i)@
[all …]
/external/libjpeg-turbo/simd/arm/
Djsimd_neon.S263 vmul.s16 q15, q15, q3
517 vqrshrn.s16 d23, q15, #2
751 vmul.s16 q15, q15, q3
758 vsub.s16 q5, q9, q15
759 vadd.s16 q15, q9, q15
766 vsub.s16 q2, q15, q13
778 vadd.s16 q6, q15, q13
785 vsub.s16 q15, q8, q6
795 vtrn.16 q14, q15
802 vtrn.32 q13, q15
[all …]
/external/boringssl/ios-arm/crypto/fipsmodule/
Dbsaes-armv7.S1121 vstmia r12, {q15} @ save last round key
1137 vstmia r12, {q15} @ save last round key
1145 vld1.8 {q15}, [r8] @ load IV
1164 vstmia r9, {q15} @ put aside IV
1177 vld1.8 {q14,q15}, [r0]!
1202 vstmia r9, {q15} @ put aside IV
1233 vld1.8 {q15}, [r0]!
1256 vld1.8 {q15}, [r0]!
1274 vld1.8 {q15}, [r0]!
1292 vld1.8 {q15}, [r0]!
[all …]
/external/boringssl/linux-arm/crypto/fipsmodule/
Dbsaes-armv7.S1114 vstmia r12, {q15} @ save last round key
1130 vstmia r12, {q15} @ save last round key
1138 vld1.8 {q15}, [r8] @ load IV
1157 vstmia r9, {q15} @ put aside IV
1170 vld1.8 {q14,q15}, [r0]!
1195 vstmia r9, {q15} @ put aside IV
1226 vld1.8 {q15}, [r0]!
1249 vld1.8 {q15}, [r0]!
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1285 vld1.8 {q15}, [r0]!
[all …]

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