11 #define IRAM_BASE_ADDR		0x3F000000	/* internal ram */
12 #define IRAM_SIZE		0x00080000	/* 512 KB */
14 #define AIPS0_BASE_ADDR		0x40000000
15 #define AIPS1_BASE_ADDR		0x40080000
17 /* AIPS 0 */
18 #define MSCM_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00001000)
19 #define MSCM_IR_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00001800)
20 #define CA5SCU_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00002000)
21 #define CA5_INTD_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00003000)
22 #define CA5_L2C_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00006000)
23 #define NIC0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00008000)
24 #define NIC1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00009000)
25 #define NIC2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000A000)
26 #define NIC3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000B000)
27 #define NIC4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000C000)
28 #define NIC5_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000D000)
29 #define NIC6_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000E000)
30 #define NIC7_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0000F000)
31 #define AHBTZASC_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00010000)
32 #define TZASC_SYS0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00011000)
33 #define TZASC_SYS1_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00012000)
34 #define TZASC_GFX_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00013000)
35 #define TZASC_DDR0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00014000)
36 #define TZASC_DDR1_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00015000)
37 #define CSU_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00017000)
38 #define DMA0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00018000)
39 #define DMA0_TCD_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00019000)
40 #define SEMA4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0001D000)
41 #define FB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0001E000)
42 #define DMA_MUX0_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00024000)
43 #define UART0_BASE		(AIPS0_BASE_ADDR + 0x00027000)
44 #define UART1_BASE		(AIPS0_BASE_ADDR + 0x00028000)
45 #define UART2_BASE		(AIPS0_BASE_ADDR + 0x00029000)
46 #define UART3_BASE		(AIPS0_BASE_ADDR + 0x0002A000)
47 #define SPI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002C000)
48 #define SPI1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002D000)
49 #define SAI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0002F000)
50 #define SAI1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00030000)
51 #define SAI2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00031000)
52 #define SAI3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00032000)
53 #define CRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00033000)
54 #define USBC0_BASE_ADDR     (AIPS0_BASE_ADDR + 0x00034000)
55 #define PDB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00036000)
56 #define PIT_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00037000)
57 #define FTM0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00038000)
58 #define FTM1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00039000)
59 #define ADC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003B000)
60 #define TCON0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003D000)
61 #define WDOG1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0003E000)
62 #define LPTMR_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00040000)
63 #define RLE_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00042000)
64 #define MLB_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00043000)
65 #define QSPI0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00044000)
66 #define IOMUXC_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00048000)
67 #define ANADIG_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00050000)
68 #define USB_PHY0_BASE_ADDR  (AIPS0_BASE_ADDR + 0x00050800)
69 #define USB_PHY1_BASE_ADDR  (AIPS0_BASE_ADDR + 0x00050C00)
70 #define SCSC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00052000)
71 #define DCU0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00058000)
72 #define ASRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00060000)
73 #define SPDIF_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00061000)
74 #define ESAI_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00062000)
75 #define ESAI_FIFO_BASE_ADDR	(AIPS0_BASE_ADDR + 0x00063000)
76 #define WDOG_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00065000)
77 #define I2C1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00066000)
78 #define I2C2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x00067000)
79 #define I2C3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000E6000)
80 #define I2C4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000E7000)
81 #define WKUP_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006A000)
82 #define CCM_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006B000)
83 #define GPC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006C000)
84 #define VREG_DIG_BASE_ADDR	(AIPS0_BASE_ADDR + 0x0006D000)
85 #define SRC_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006E000)
86 #define CMU_BASE_ADDR		(AIPS0_BASE_ADDR + 0x0006F000)
87 #define GPIO0_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000FF000)
88 #define GPIO1_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000FF040)
89 #define GPIO2_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000FF080)
90 #define GPIO3_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000FF0C0)
91 #define GPIO4_BASE_ADDR		(AIPS0_BASE_ADDR + 0x000FF100)
94 #define OCOTP_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00025000)
95 #define DDR_BASE_ADDR		(AIPS1_BASE_ADDR + 0x0002E000)
96 #define ESDHC0_BASE_ADDR	(AIPS1_BASE_ADDR + 0x00031000)
97 #define ESDHC1_BASE_ADDR	(AIPS1_BASE_ADDR + 0x00032000)
98 #define USBC1_BASE_ADDR     (AIPS1_BASE_ADDR + 0x00034000)
99 #define ENET_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00050000)
100 #define ENET1_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00051000)
101 #define DCU1_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00058000)
102 #define NFC_BASE_ADDR		(AIPS1_BASE_ADDR + 0x00060000)
104 #define QSPI0_AMBA_BASE		0x20000000
117 #define DDRMC_PHY_DQ_TIMING				0x00002613
118 #define DDRMC_PHY_DQS_TIMING				0x00002615
119 #define DDRMC_PHY_CTRL					0x00210000
120 #define DDRMC_PHY_MASTER_CTRL				0x0001012a
121 #define DDRMC_PHY_SLAVE_CTRL				0x00002000
122 #define DDRMC_PHY_OFF					0x00000000
123 #define DDRMC_PHY_PROC_PAD_ODT				0x00010101
128 #define DDRMC_CR00_DRAM_CLASS_DDR3			(0x6 << 8)
129 #define DDRMC_CR00_DRAM_CLASS_LPDDR2			(0x5 << 8)
131 #define DDRMC_CR02_DRAM_TINIT(v)			((v) & 0xffffff)  argument
132 #define DDRMC_CR10_TRST_PWRON(v)			(v)  argument
133 #define DDRMC_CR11_CKE_INACTIVE(v)			(v)  argument
134 #define DDRMC_CR12_WRLAT(v)				(((v) & 0x1f) << 8)  argument
135 #define DDRMC_CR12_CASLAT_LIN(v)			((v) & 0x3f)  argument
136 #define DDRMC_CR13_TRC(v)				(((v) & 0xff) << 24)  argument
137 #define DDRMC_CR13_TRRD(v)				(((v) & 0xff) << 16)  argument
138 #define DDRMC_CR13_TCCD(v)				(((v) & 0x1f) << 8)  argument
139 #define DDRMC_CR13_TBST_INT_INTERVAL(v)			((v) & 0x7)  argument
140 #define DDRMC_CR14_TFAW(v)				(((v) & 0x3f) << 24)  argument
141 #define DDRMC_CR14_TRP(v)				(((v) & 0x1f) << 16)  argument
142 #define DDRMC_CR14_TWTR(v)				(((v) & 0xf) << 8)  argument
143 #define DDRMC_CR14_TRAS_MIN(v)				((v) & 0xff)  argument
144 #define DDRMC_CR16_TMRD(v)				(((v) & 0x1f) << 24)  argument
145 #define DDRMC_CR16_TRTP(v)				(((v) & 0xf) << 16)  argument
146 #define DDRMC_CR17_TRAS_MAX(v)				(((v) & 0x1ffff) << 8)  argument
147 #define DDRMC_CR17_TMOD(v)				((v) & 0xff)  argument
148 #define DDRMC_CR18_TCKESR(v)				(((v) & 0x1f) << 8)  argument
149 #define DDRMC_CR18_TCKE(v)				((v) & 0x7)  argument
151 #define DDRMC_CR21_TRCD_INT(v)				(((v) & 0xff) << 16)  argument
152 #define DDRMC_CR21_TRAS_LOCKOUT(v)			((v) << 8)  argument
154 #define DDRMC_CR22_TDAL(v)				(((v) & 0x3f) << 16)  argument
155 #define DDRMC_CR23_BSTLEN(v)				(((v) & 0x7) << 24)  argument
156 #define DDRMC_CR23_TDLL(v)				((v) & 0xffff)  argument
157 #define DDRMC_CR24_TRP_AB(v)				((v) & 0x1f)  argument
159 #define DDRMC_CR26_TREF(v)				(((v) & 0xffff) << 16)  argument
160 #define DDRMC_CR26_TRFC(v)				((v) & 0x3ff)  argument
161 #define DDRMC_CR28_TREF_INT(v)				((v) & 0xffff)  argument
162 #define DDRMC_CR29_TPDEX(v)				((v) & 0xffff)  argument
163 #define DDRMC_CR30_TXPDLL(v)				((v) & 0xffff)  argument
164 #define DDRMC_CR31_TXSNR(v)				(((v) & 0xffff) << 16)  argument
165 #define DDRMC_CR31_TXSR(v)				((v) & 0xffff)  argument
167 #define DDRMC_CR34_CKSRX(v)				(((v) & 0xf) << 16)  argument
168 #define DDRMC_CR34_CKSRE(v)				(((v) & 0xf) << 8)  argument
169 #define DDRMC_CR38_FREQ_CHG_EN(v)			(((v) & 0x1) << 8)  argument
170 #define DDRMC_CR39_PHY_INI_COM(v)			(((v) & 0xffff) << 16)  argument
171 #define DDRMC_CR39_PHY_INI_STA(v)			(((v) & 0xff) << 8)  argument
172 #define DDRMC_CR39_FRQ_CH_DLLOFF(v)			((v) & 0x3)  argument
174 #define DDRMC_CR48_MR1_DA_0(v)				(((v) & 0xffff) << 16)  argument
175 #define DDRMC_CR48_MR0_DA_0(v)				((v) & 0xffff)  argument
176 #define DDRMC_CR66_ZQCL(v)				(((v) & 0xfff) << 16)  argument
177 #define DDRMC_CR66_ZQINIT(v)				((v) & 0xfff)  argument
178 #define DDRMC_CR67_ZQCS(v)				((v) & 0xfff)  argument
179 #define DDRMC_CR69_ZQ_ON_SREF_EX(v)			(((v) & 0xf) << 8)  argument
180 #define DDRMC_CR70_REF_PER_ZQ(v)			(v)  argument
181 #define DDRMC_CR72_ZQCS_ROTATE(v)			(((v) & 0x1) << 24)  argument
182 #define DDRMC_CR73_APREBIT(v)				(((v) & 0xf) << 24)  argument
183 #define DDRMC_CR73_COL_DIFF(v)				(((v) & 0x7) << 16)  argument
184 #define DDRMC_CR73_ROW_DIFF(v)				(((v) & 0x3) << 8)  argument
187 #define DDRMC_CR74_CMD_AGE_CNT(v)			(((v) & 0xff) << 8)  argument
188 #define DDRMC_CR74_AGE_CNT(v)				((v) & 0xff)  argument
193 #define DDRMC_CR76_NQENT_ACTDIS(v)			(((v) & 0x7) << 24)  argument
194 #define DDRMC_CR76_D_RW_G_BKCN(v)			(((v) & 0x3) << 16)  argument
200 #define DDRMC_CR78_Q_FULLNESS(v)			(((v) & 0x7) << 24)  argument
201 #define DDRMC_CR78_BUR_ON_FLY_BIT(v)			((v) & 0xf)  argument
202 #define DDRMC_CR79_CTLUPD_AREF(v)			(((v) & 0x1) << 24)  argument
205 #define DDRMC_CR87_ODT_WR_MAPCS0(v)			((v) << 24)  argument
206 #define DDRMC_CR87_ODT_RD_MAPCS0(v)			((v) << 16)  argument
207 #define DDRMC_CR88_TODTL_CMD(v)				(((v) & 0x1f) << 16)  argument
208 #define DDRMC_CR89_AODT_RWSMCS(v)			((v) & 0xf)  argument
209 #define DDRMC_CR91_R2W_SMCSDL(v)			(((v) & 0x7) << 16)  argument
211 #define DDRMC_CR93_SW_LVL_MODE(v) (((v) & 0x3) << DDRMC_CR93_SW_LVL_MODE_OFF)  argument
214 #define DDRMC_CR94_SWLVL_EXIT				BIT(0)
217 #define DDRMC_CR95_SWLVL_RESP_1_OFF			(0)
218 #define DDRMC_CR96_WLMRD(v)				(((v) & 0x3f) << 8)  argument
219 #define DDRMC_CR96_WLDQSEN(v)				((v) & 0x3f)  argument
221 #define DDRMC_CR98_WRLVL_DL_0(v)			((v) & 0xffff)  argument
222 #define DDRMC_CR99_WRLVL_DL_1(v)			((v) & 0xffff)  argument
228 #define DDRMC_CR105_RDLVL_DL_0(v) (((v) & 0xff) << DDRMC_CR105_RDLVL_DL_0_OFF)  argument
229 #define DDRMC_CR106_RDLVL_GTDL_0(v)			((v) & 0xff)  argument
230 #define DDRMC_CR110_RDLVL_DL_1_OFF			(0)
231 #define DDRMC_CR110_RDLVL_DL_1(v)			((v) & 0xff)  argument
232 #define DDRMC_CR110_RDLVL_GTDL_1(v)			(((v) & 0xff) << 16)  argument
233 #define DDRMC_CR114_RDLVL_GTDL_2(v)			(((v) & 0xffff) << 8)  argument
234 #define DDRMC_CR115_RDLVL_GTDL_2(v)			((v) & 0xff)  argument
235 #define DDRMC_CR117_AXI0_W_PRI(v)			(((v) & 0x3) << 8)  argument
236 #define DDRMC_CR117_AXI0_R_PRI(v)			((v) & 0x3)  argument
237 #define DDRMC_CR118_AXI1_W_PRI(v)			(((v) & 0x3) << 24)  argument
238 #define DDRMC_CR118_AXI1_R_PRI(v)			(((v) & 0x3) << 16)  argument
239 #define DDRMC_CR120_AXI0_PRI1_RPRI(v)			(((v) & 0xf) << 24)  argument
240 #define DDRMC_CR120_AXI0_PRI0_RPRI(v)			(((v) & 0xf) << 16)  argument
241 #define DDRMC_CR121_AXI0_PRI3_RPRI(v)			(((v) & 0xf) << 8)  argument
242 #define DDRMC_CR121_AXI0_PRI2_RPRI(v)			((v) & 0xf)  argument
243 #define DDRMC_CR122_AXI1_PRI1_RPRI(v)			(((v) & 0xf) << 24)  argument
244 #define DDRMC_CR122_AXI1_PRI0_RPRI(v)			(((v) & 0xf) << 16)  argument
245 #define DDRMC_CR122_AXI0_PRIRLX(v)			((v) & 0x3ff)  argument
246 #define DDRMC_CR123_AXI1_PRI3_RPRI(v)			(((v) & 0xf) << 8)  argument
247 #define DDRMC_CR123_AXI1_PRI2_RPRI(v)			((v) & 0xf)  argument
249 #define DDRMC_CR124_AXI1_PRIRLX(v)			((v) & 0x3ff)  argument
250 #define DDRMC_CR126_PHY_RDLAT(v)			(((v) & 0x3f) << 8)  argument
251 #define DDRMC_CR132_WRLAT_ADJ(v)			(((v) & 0x1f) << 8)  argument
252 #define DDRMC_CR132_RDLAT_ADJ(v)			((v) & 0x3f)  argument
253 #define DDRMC_CR137_PHYCTL_DL(v)			(((v) & 0xf) << 16)  argument
254 #define DDRMC_CR138_PHY_WRLV_MXDL(v)			(((v) & 0xffff) << 16)  argument
255 #define DDRMC_CR138_PHYDRAM_CK_EN(v)			(((v) & 0x7) << 8)  argument
256 #define DDRMC_CR139_PHY_WRLV_RESPLAT(v)			(((v) & 0xff) << 24)  argument
257 #define DDRMC_CR139_PHY_WRLV_LOAD(v)			(((v) & 0xff) << 16)  argument
258 #define DDRMC_CR139_PHY_WRLV_DLL(v)			(((v) & 0xff) << 8)  argument
259 #define DDRMC_CR139_PHY_WRLV_EN(v)			((v) & 0xff)  argument
260 #define DDRMC_CR140_PHY_WRLV_WW(v)			((v) & 0x3ff)  argument
261 #define DDRMC_CR143_RDLV_GAT_MXDL(v)			(((v) & 0xffff) << 16)  argument
262 #define DDRMC_CR143_RDLV_MXDL(v)			((v) & 0xffff)  argument
263 #define DDRMC_CR144_PHY_RDLVL_RES(v)			(((v) & 0xff) << 24)  argument
264 #define DDRMC_CR144_PHY_RDLV_LOAD(v)			(((v) & 0xff) << 16)  argument
265 #define DDRMC_CR144_PHY_RDLV_DLL(v)			(((v) & 0xff) << 8)  argument
266 #define DDRMC_CR144_PHY_RDLV_EN(v)			((v) & 0xff)  argument
267 #define DDRMC_CR145_PHY_RDLV_RR(v)			((v) & 0x3ff)  argument
268 #define DDRMC_CR146_PHY_RDLVL_RESP(v)			(v)  argument
269 #define DDRMC_CR147_RDLV_RESP_MASK(v)			((v) & 0xfffff)  argument
270 #define DDRMC_CR148_RDLV_GATE_RESP_MASK(v)		((v) & 0xfffff)  argument
271 #define DDRMC_CR151_RDLV_GAT_DQ_ZERO_CNT(v)		(((v) & 0xf) << 8)  argument
272 #define DDRMC_CR151_RDLVL_DQ_ZERO_CNT(v)		((v) & 0xf)  argument
273 #define DDRMC_CR154_PAD_ZQ_EARLY_CMP_EN_TIMER(v)	(((v) & 0x1f) << 27)  argument
274 #define DDRMC_CR154_PAD_ZQ_MODE(v)			(((v) & 0x3) << 21)  argument
275 #define DDRMC_CR154_DDR_SEL_PAD_CONTR(v)		(((v) & 0x3) << 18)  argument
276 #define DDRMC_CR154_PAD_ZQ_HW_FOR(v)			(((v) & 0x1) << 14)  argument
278 #define DDRMC_CR155_PAD_ODT_BYTE1(v)			(((v) & 0x7) << 3)  argument
279 #define DDRMC_CR155_PAD_ODT_BYTE0(v)			((v) & 0x7)  argument
280 #define DDRMC_CR158_TWR(v)				((v) & 0x3f)  argument
281 #define DDRMC_CR161_ODT_EN(v)				(((v) & 0x1) << 16)  argument
282 #define DDRMC_CR161_TODTH_RD(v)				(((v) & 0xf) << 8)  argument
283 #define DDRMC_CR161_TODTH_WR(v)				((v) & 0xf)  argument
286 #define SRC_SRSR_SW_RST					(0x1 << 18)
287 #define SRC_SRSR_RESETB					(0x1 << 7)
288 #define SRC_SRSR_JTAG_RST				(0x1 << 5)
289 #define SRC_SRSR_WDOG_M4				(0x1 << 4)
290 #define SRC_SRSR_WDOG_A5				(0x1 << 3)
291 #define SRC_SRSR_POR_RST				(0x1 << 0)
294 #define SRC_SBMR2_BMOD_MASK             (0x3 << 24)
296 #define SRC_SBMR2_BMOD_FUSES            0x0
297 #define SRC_SBMR2_BMOD_SERIAL           0x1
298 #define SRC_SBMR2_BMOD_RCON             0x2
301 #define SCSC_SOSC_CTR_SOSC_EN            0x1
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