Lines Matching refs:sltu
101 ; GP32: sltu $[[T0:[0-9]+]], $5, $7
106 ; MM32: sltu $[[T0:[0-9]+]], $5, $7
123 ; PRE4: sltu $[[T2:[0-9]+]], $7, $[[T1]]
128 ; PRE4: sltu $[[T5]], $6, $[[T0]]
133 ; PRE4: sltu $[[T9:[0-9]+]], $[[T7]], $[[T5]]
134 ; PRE4: sltu $[[T10:[0-9]+]], $5, $[[T6]]
144 ; MMR3: sltu $[[T2:[0-9]+]], $6, $[[T1]]
147 ; MMR3: sltu $[[T5:[0-9]+]], $7, $[[T4]]
152 ; MMR3: sltu $[[T10:[0-9]+]], $[[T8]], $[[T2]]
153 ; MMR3: sltu $[[T11:[0-9]+]], $5, $[[T7]]
170 ; MMR6: sltu $[[T3:[0-9]+]], $6, $[[T2]]
175 ; MMR6: sltu $[[T8:[0-9]+]], $[[T0]], $[[T7]]
181 ; MMR6: sltu $[[T16:[0-9]+]], $[[T12]], $[[T7]]
182 ; MMR6: sltu $[[T17:[0-9]+]], $[[T1]], $[[T11]]
195 ; FIXME: The sltu, dsll, dsrl pattern here occurs when an i32 is zero
200 ; GP64-NOT-R2: sltu $[[T0:[0-9]+]], $5, $7
206 ; FIXME: Likewise for the sltu, dext here.
209 ; GP64-R2: sltu $[[T0:[0-9]+]], $5, $7