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1 /*
2  * Copyright (c) 2015-2019, Renesas Electronics Corporation
3  * All rights reserved.
4  *
5  * SPDX-License-Identifier: BSD-3-Clause
6  */
7 
8 #ifndef BOOT_INIT_DRAM_REGDEF_H_
9 #define BOOT_INIT_DRAM_REGDEF_H_
10 
11 /* DBSC registers */
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193 #define DBSC_DBSCHQOS73		0xE67910ACU
194 #define DBSC_DBSCHQOS80		0xE67910B0U
195 #define DBSC_DBSCHQOS81		0xE67910B4U
196 #define DBSC_DBSCHQOS82		0xE67910B8U
197 #define DBSC_DBSCHQOS83		0xE67910BCU
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199 #define DBSC_DBSCHQOS91		0xE67910C4U
200 #define DBSC_DBSCHQOS92		0xE67910C8U
201 #define DBSC_DBSCHQOS93		0xE67910CCU
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207 #define DBSC_DBSCHQOS111	0xE67910E4U
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209 #define DBSC_DBSCHQOS113	0xE67910ECU
210 #define DBSC_DBSCHQOS120	0xE67910F0U
211 #define DBSC_DBSCHQOS121	0xE67910F4U
212 #define DBSC_DBSCHQOS122	0xE67910F8U
213 #define DBSC_DBSCHQOS123	0xE67910FCU
214 #define DBSC_DBSCHQOS130	0xE6791100U
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216 #define DBSC_DBSCHQOS132	0xE6791108U
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219 #define DBSC_DBSCHQOS141	0xE6791114U
220 #define DBSC_DBSCHQOS142	0xE6791118U
221 #define DBSC_DBSCHQOS143	0xE679111CU
222 #define DBSC_DBSCHQOS150	0xE6791120U
223 #define DBSC_DBSCHQOS151	0xE6791124U
224 #define DBSC_DBSCHQOS152	0xE6791128U
225 #define DBSC_DBSCHQOS153	0xE679112CU
226 #define DBSC_DBSCTR0		0xE6791700U
227 #define DBSC_DBSCTR1		0xE6791708U
228 #define DBSC_DBSCHRW2		0xE679170CU
229 #define DBSC_SCFCTST01(x)	(0xE6791700U + 0x08U * (x))
230 #define DBSC_SCFCTST0		0xE6791700U
231 #define DBSC_SCFCTST1		0xE6791708U
232 #define DBSC_SCFCTST2		0xE679170CU
233 #define DBSC_DBMRRDR(chab)	(0xE6791800U + 0x04U * (chab))
234 #define DBSC_DBMRRDR_0		0xE6791800U
235 #define DBSC_DBMRRDR_1		0xE6791804U
236 #define DBSC_DBMRRDR_2		0xE6791808U
237 #define DBSC_DBMRRDR_3		0xE679180CU
238 #define DBSC_DBMRRDR_4		0xE6791810U
239 #define DBSC_DBMRRDR_5		0xE6791814U
240 #define DBSC_DBMRRDR_6		0xE6791818U
241 #define DBSC_DBMRRDR_7		0xE679181CU
242 #define DBSC_DBMEMSWAPCONF0	0xE6792000U
243 
244 /* CPG registers */
245 #define CPG_BASE		0xE6150000U
246 #define CPG_FRQCRB		(CPG_BASE + 0x0004U)
247 #define CPG_PLLECR		(CPG_BASE + 0x00D0U)
248 #define CPG_MSTPSR5		(CPG_BASE + 0x003CU)
249 #define CPG_SRCR4		(CPG_BASE + 0x00BCU)
250 #define CPG_PLL3CR		(CPG_BASE + 0x00DCU)
251 #define CPG_ZB3CKCR		(CPG_BASE + 0x0380U)
252 #define CPG_FRQCRD		(CPG_BASE + 0x00E4U)
253 #define CPG_SMSTPCR5		(CPG_BASE + 0x0144U)
254 #define CPG_CPGWPR		(CPG_BASE + 0x0900U)
255 #define CPG_SRSTCLR4		(CPG_BASE + 0x0950U)
256 
257 #endif /* BOOT_INIT_DRAM_REGDEF_H_*/
258