| /external/libhevc/common/arm/ |
| D | ihevc_itrans_recon_32x32.s | 163 vpush {d8 - d15}
249 vld1.16 d15,[r0],r6
263 vmlal.s16 q12,d15,d1[3]
264 vmlal.s16 q13,d15,d5[1]
265 vmlsl.s16 q14,d15,d7[1]
266 vmlsl.s16 q15,d15,d3[3]
321 vld1.16 d15,[r0],r6
337 vmlal.s16 q12,d15,d3[3]
338 vmlsl.s16 q13,d15,d4[3]
339 vmlsl.s16 q14,d15,d2[3]
[all …]
|
| D | ihevc_inter_pred_chroma_vert_w16inp_w16out.s | 113 vpush {d8 - d15}
127 vdup.16 d15,d0[3] @coeff_3
157 vmlal.s16 q0,d6,d15
158 vmlal.s16 q4,d2,d15
197 vmlal.s16 q15,d3,d15
206 vmlal.s16 q14,d4,d15
216 vmlal.s16 q13,d5,d15
227 vmlal.s16 q12,d6,d15
241 vmlal.s16 q15,d3,d15
249 vmlal.s16 q14,d4,d15
[all …]
|
| D | ihevc_inter_pred_chroma_vert_w16inp.s | 113 vpush {d8 - d15}
127 vdup.16 d15,d0[3] @coeff_3
157 vmlal.s16 q0,d6,d15
158 vmlal.s16 q4,d2,d15
198 vmlal.s16 q15,d3,d15
207 vmlal.s16 q14,d4,d15
217 vmlal.s16 q13,d5,d15
229 vmlal.s16 q12,d6,d15
244 vmlal.s16 q15,d3,d15
253 vmlal.s16 q14,d4,d15
[all …]
|
| D | ihevc_itrans_recon_4x4_ttype1.s | 127 vpush {d8 - d15}
170 vqrshrn.s32 d15,q4,#shift_stage1_idct @ (pi2_out[1] + rounding ) >> shift_stage1_idct
175 vtrn.16 d14,d15
178 vtrn.32 d15,d17
179 @ output in d14,d15,d16,d17
185 @ d15 - d1
189 vmull.s16 q3,d15,d4[2] @74 * pi2_src[1]
194 vmull.s16 q4,d15,d4[2] @74 * pi2_src[1]
205 vmlsl.s16 q6,d15,d4[2] @ - 74 * pi2_src[1] + 55 * pi2_src[2]
234 vpop {d8 - d15}
|
| D | ihevc_itrans_recon_8x8.s | 159 vpush {d8 - d15}
213 vld1.16 d15,[r9]!
251 …vmlal.s16 q12,d15,d1[3] @// b0 = y1 * cos1 + y3 * cos3 + y5 * sin3 + y7 * sin1(par…
252 …vmlsl.s16 q13,d15,d1[1] @// b1 = y1 * cos3 - y3 * sin1 - y5 * cos1 - y7 * sin3(par…
253 …vmlal.s16 q14,d15,d0[3] @// b2 = y1 * sin3 - y3 * cos1 + y5 * sin1 + y7 * cos3(par…
254 …vmlsl.s16 q15,d15,d0[1] @// b3 = y1 * sin1 - y3 * sin3 + y5 * cos3 - y7 * cos1(par…
274 vqrshrn.s32 d15,q3,#shift_stage1_idct @// r7 = (a0 - b0 + rnd) >> 7(shift_stage1_idct)
342 vqrshrn.s32 d15,q3,#shift_stage1_idct @// r7 = (a0 - b0 + rnd) >> 7(shift_stage1_idct)
434 vtrn.32 d14,d15 @//r4,r5,r6,r7 third qudrant transposing continued.....
504 vmlal.s16 q12,d15,d0[3] @// y1 * cos1 + y3 * cos3(part of b0)
[all …]
|
| D | ihevc_intra_pred_chroma_mode2.s | 110 vpush {d8 - d15}
143 vld2.8 {d14,d15},[r10],r8
170 vrev64.8 d31,d15
203 vld2.8 {d14,d15},[r10],r8
235 vrev64.8 d31,d15
264 vld2.8 {d14,d15},[r10],r8
268 vshl.i64 d3,d15,#32
296 vpop {d8 - d15}
|
| /external/llvm-project/llvm/test/MC/ARM/ |
| D | vfp-aliases-diagnostics.s | 16 @ CHECK: error: operand must be a list of registers in range [d0, d15]
19 @ CHECK: error: operand must be a list of registers in range [d0, d15]
23 @ CHECK: error: operand must be a list of registers in range [d0, d15]
26 @ CHECK: error: operand must be a list of registers in range [d0, d15]
34 @ CHECK: error: operand must be a list of registers in range [d0, d15]
37 @ CHECK: error: operand must be a list of registers in range [d0, d15]
40 @ CHECK: error: operand must be a list of registers in range [d0, d15]
43 @ CHECK: error: operand must be a list of registers in range [d0, d15]
|
| D | neont2-shiftaccum-encoding.s | 6 vsra.s16 d15, d14, #16
15 vsra.u32 d12, d15, #22
33 vsra.u32 d15, #22
41 @ CHECK: vsra.s16 d15, d14, #16 @ encoding: [0x90,0xef,0x1e,0xf1]
50 @ CHECK: vsra.u32 d12, d15, #22 @ encoding: [0xaa,0xff,0x1f,0xc1]
67 @ CHECK: vsra.u32 d15, d15, #22 @ encoding: [0xaa,0xff,0x1f,0xf1]
79 vrsra.u8 d15, d22, #8
114 @ CHECK: vrsra.u8 d15, d22, #8 @ encoding: [0x88,0xff,0x36,0xf3]
148 vsli.64 d14, d15, #63
166 vsli.64 d15, #63
[all …]
|
| D | neon-shiftaccum-encoding.s | 4 vsra.s16 d15, d14, #16
13 vsra.u32 d12, d15, #22
31 vsra.u32 d15, #22
39 @ CHECK: vsra.s16 d15, d14, #16 @ encoding: [0x1e,0xf1,0x90,0xf2]
48 @ CHECK: vsra.u32 d12, d15, #22 @ encoding: [0x1f,0xc1,0xaa,0xf3]
65 @ CHECK: vsra.u32 d15, d15, #22 @ encoding: [0x1f,0xf1,0xaa,0xf3]
76 vrsra.u8 d15, d22, #8
111 @ CHECK: vrsra.u8 d15, d22, #8 @ encoding: [0x36,0xf3,0x88,0xf3]
145 vsli.64 d14, d15, #63
163 vsli.64 d15, #63
[all …]
|
| D | d16.s | 8 @ D16: note: operand must be a register in range [d0, d15]
12 @ D16: error: operand must be a register in range [d0, d15]
16 @ D16: error: operand must be a register in range [d0, d15]
20 @ D16: error: operand must be a register in range [d0, d15]
24 @ D16: error: operand must be a register in range [d0, d15]
|
| D | neont2-minmax-encoding.s | 9 vmax.u16 d13, d14, d15
17 vmax.u16 d14, d15
41 @ CHECK: vmax.u16 d13, d14, d15 @ encoding: [0x1e,0xff,0x0f,0xd6]
48 @ CHECK: vmax.u16 d14, d14, d15 @ encoding: [0x1e,0xff,0x0f,0xe6]
71 vmin.u16 d13, d14, d15
79 vmin.u16 d14, d15
103 @ CHECK: vmin.u16 d13, d14, d15 @ encoding: [0x1e,0xff,0x1f,0xd6]
110 @ CHECK: vmin.u16 d14, d14, d15 @ encoding: [0x1e,0xff,0x1f,0xe6]
|
| D | neon-minmax-encoding.s | 7 vmax.u16 d13, d14, d15
15 vmax.u16 d14, d15
39 @ CHECK: vmax.u16 d13, d14, d15 @ encoding: [0x0f,0xd6,0x1e,0xf3]
46 @ CHECK: vmax.u16 d14, d14, d15 @ encoding: [0x0f,0xe6,0x1e,0xf3]
69 vmin.u16 d13, d14, d15
77 vmin.u16 d14, d15
101 @ CHECK: vmin.u16 d13, d14, d15 @ encoding: [0x1f,0xd6,0x1e,0xf3]
108 @ CHECK: vmin.u16 d14, d14, d15 @ encoding: [0x1f,0xe6,0x1e,0xf3]
|
| /external/libvpx/libvpx/vp8/common/arm/neon/ |
| D | dequant_idct_neon.c | 25 int32x2_t d14, d15; in vp8_dequant_idct_add_neon() local
32 d14 = d15 = vdup_n_s32(0); in vp8_dequant_idct_add_neon()
52 d15 = vld1_lane_s32((const int32_t *)dst0, d15, 0); in vp8_dequant_idct_add_neon()
54 d15 = vld1_lane_s32((const int32_t *)dst0, d15, 1); in vp8_dequant_idct_add_neon()
127 vaddw_u8(vreinterpretq_u16_s16(q2), vreinterpret_u8_s32(d15))); in vp8_dequant_idct_add_neon()
130 d15 = vreinterpret_s32_u8(vqmovun_s16(q2)); in vp8_dequant_idct_add_neon()
137 vst1_lane_s32((int32_t *)dst0, d15, 0); in vp8_dequant_idct_add_neon()
139 vst1_lane_s32((int32_t *)dst0, d15, 1); in vp8_dequant_idct_add_neon()
|
| /external/llvm/test/MC/AArch64/ |
| D | neon-scalar-shift-imm.s | 8 sshr d15, d16, #12
50 srsra d15, d11, #19
74 sqshl d15, d16, #51
87 uqshl d15, d12, #19
170 sqshrun s10, d15, #15
|
| /external/llvm-project/llvm/test/MC/AArch64/ |
| D | neon-scalar-shift-imm.s | 8 sshr d15, d16, #12
50 srsra d15, d11, #19
74 sqshl d15, d16, #51
87 uqshl d15, d12, #19
170 sqshrun s10, d15, #15
|
| /external/capstone/suite/MC/AArch64/ |
| D | neon-scalar-shift-imm.s.cs | 2 0x0f,0x06,0x74,0x5f = sshr d15, d16, #12
8 0x6f,0x35,0x6d,0x5f = srsra d15, d11, #19
14 0x0f,0x76,0x73,0x5f = sqshl d15, d16, #51
18 0x8f,0x75,0x53,0x7f = uqshl d15, d12, #19
39 0xea,0x85,0x31,0x7f = sqshrun s10, d15, #15
|
| /external/capstone/suite/MC/ARM/ |
| D | neont2-shiftaccum-encoding.s.cs | 3 0x90,0xef,0x1e,0xf1 = vsra.s16 d15, d14, #16
12 0xaa,0xff,0x1f,0xc1 = vsra.u32 d12, d15, #22
28 0xaa,0xff,0x1f,0xf1 = vsra.u32 d15, d15, #22
38 0x88,0xff,0x36,0xf3 = vrsra.u8 d15, d22, #8
69 0xbf,0xff,0x9f,0xe5 = vsli.64 d14, d15, #63
85 0xbf,0xff,0x9f,0xf5 = vsli.64 d15, d15, #63
|
| D | neon-shiftaccum-encoding.s.cs | 3 0x1e,0xf1,0x90,0xf2 = vsra.s16 d15, d14, #16
12 0x1f,0xc1,0xaa,0xf3 = vsra.u32 d12, d15, #22
28 0x1f,0xf1,0xaa,0xf3 = vsra.u32 d15, d15, #22
38 0x36,0xf3,0x88,0xf3 = vrsra.u8 d15, d22, #8
69 0x9f,0xe5,0xbf,0xf3 = vsli.64 d14, d15, #63
85 0x9f,0xf5,0xbf,0xf3 = vsli.64 d15, d15, #63
|
| D | neon-shift-encoding.s.cs | 59 0x1f,0xf1,0x91,0xf2 = vsra.s16 d15, d15, #15
75 0x1f,0xf1,0x91,0xf3 = vsra.u16 d15, d15, #15
91 0x1f,0xf4,0x91,0xf3 = vsri.16 d15, d15, #15
107 0x1f,0xf5,0x9f,0xf3 = vsli.16 d15, d15, #15
195 0x0f,0xf5,0x08,0xf3 = vrshl.u8 d15, d15, d8
207 0x1f,0xf0,0x88,0xf2 = vshr.s8 d15, d15, #8
223 0x1f,0xf2,0x88,0xf2 = vrshr.s8 d15, d15, #8
|
| /external/llvm/test/MC/ARM/ |
| D | neon-shiftaccum-encoding.s | 4 vsra.s16 d15, d14, #16
13 vsra.u32 d12, d15, #22
31 vsra.u32 d15, #22
39 @ CHECK: vsra.s16 d15, d14, #16 @ encoding: [0x1e,0xf1,0x90,0xf2]
48 @ CHECK: vsra.u32 d12, d15, #22 @ encoding: [0x1f,0xc1,0xaa,0xf3]
65 @ CHECK: vsra.u32 d15, d15, #22 @ encoding: [0x1f,0xf1,0xaa,0xf3]
76 vrsra.u8 d15, d22, #8
111 @ CHECK: vrsra.u8 d15, d22, #8 @ encoding: [0x36,0xf3,0x88,0xf3]
145 vsli.64 d14, d15, #63
163 vsli.64 d15, #63
[all …]
|
| D | neont2-shiftaccum-encoding.s | 6 vsra.s16 d15, d14, #16
15 vsra.u32 d12, d15, #22
33 vsra.u32 d15, #22
41 @ CHECK: vsra.s16 d15, d14, #16 @ encoding: [0x90,0xef,0x1e,0xf1]
50 @ CHECK: vsra.u32 d12, d15, #22 @ encoding: [0xaa,0xff,0x1f,0xc1]
67 @ CHECK: vsra.u32 d15, d15, #22 @ encoding: [0xaa,0xff,0x1f,0xf1]
79 vrsra.u8 d15, d22, #8
114 @ CHECK: vrsra.u8 d15, d22, #8 @ encoding: [0x88,0xff,0x36,0xf3]
148 vsli.64 d14, d15, #63
166 vsli.64 d15, #63
[all …]
|
| D | neon-minmax-encoding.s | 7 vmax.u16 d13, d14, d15
15 vmax.u16 d14, d15
39 @ CHECK: vmax.u16 d13, d14, d15 @ encoding: [0x0f,0xd6,0x1e,0xf3]
46 @ CHECK: vmax.u16 d14, d14, d15 @ encoding: [0x0f,0xe6,0x1e,0xf3]
69 vmin.u16 d13, d14, d15
77 vmin.u16 d14, d15
101 @ CHECK: vmin.u16 d13, d14, d15 @ encoding: [0x1f,0xd6,0x1e,0xf3]
108 @ CHECK: vmin.u16 d14, d14, d15 @ encoding: [0x1f,0xe6,0x1e,0xf3]
|
| D | neont2-minmax-encoding.s | 9 vmax.u16 d13, d14, d15
17 vmax.u16 d14, d15
41 @ CHECK: vmax.u16 d13, d14, d15 @ encoding: [0x1e,0xff,0x0f,0xd6]
48 @ CHECK: vmax.u16 d14, d14, d15 @ encoding: [0x1e,0xff,0x0f,0xe6]
71 vmin.u16 d13, d14, d15
79 vmin.u16 d14, d15
103 @ CHECK: vmin.u16 d13, d14, d15 @ encoding: [0x1e,0xff,0x1f,0xd6]
110 @ CHECK: vmin.u16 d14, d14, d15 @ encoding: [0x1e,0xff,0x1f,0xe6]
|
| /external/llvm/test/CodeGen/AArch64/ |
| D | arm64-register-pairing.ll | 8 ; CHECK: stp d15, d14, [sp, #-144]!
26 ; CHECK: ldp d15, d14, [sp], #144
46 ; CHECK: stp d15, d14, [sp, #-144]!
64 ; CHECK: ldp d15, d14, [sp], #144
67 ; CHECK-NOTMACHO: stp d15, d13, [sp, #-80]!
77 ; CHECK-NOTMACHO: ldp d15, d13, [sp], #80
78 …ect "mov x0, #42", "~{x0},~{x20},~{x22},~{x24},~{x26},~{x28},~{d9},~{d11},~{d13},~{d15}"() nounwind
|
| /external/llvm-project/llvm/test/CodeGen/AArch64/ |
| D | arm64-register-pairing.ll | 8 ; CHECK: stp d15, d14, [sp, #-144]!
26 ; CHECK: ldp d15, d14, [sp], #144
46 ; CHECK: stp d15, d14, [sp, #-144]!
64 ; CHECK: ldp d15, d14, [sp], #144
67 ; CHECK-NOTMACHO: stp d15, d13, [sp, #-80]!
77 ; CHECK-NOTMACHO: ldp d15, d13, [sp], #80
78 …ect "mov x0, #42", "~{x0},~{x20},~{x22},~{x24},~{x26},~{x28},~{d9},~{d11},~{d13},~{d15}"() nounwind
|