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Searched refs:v_add_f16_e32 (Results 1 – 25 of 31) sorted by relevance

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/external/llvm-project/llvm/test/MC/Disassembler/AMDGPU/
Dliteral16_vi.txt3 # VI: v_add_f16_e32 v1, 0.5, v3 ; encoding: [0xf0,0x06,0x02,0x3e]
6 # VI: v_add_f16_e32 v1, -0.5, v3 ; encoding: [0xf1,0x06,0x02,0x3e]
9 # VI: v_add_f16_e32 v1, 1.0, v3 ; encoding: [0xf2,0x06,0x02,0x3e]
12 # VI: v_add_f16_e32 v1, -1.0, v3 ; encoding: [0xf3,0x06,0x02,0x3e]
15 # VI: v_add_f16_e32 v1, 2.0, v3 ; encoding: [0xf4,0x06,0x02,0x3e]
18 # VI: v_add_f16_e32 v1, -2.0, v3 ; encoding: [0xf5,0x06,0x02,0x3e]
21 # VI: v_add_f16_e32 v1, 4.0, v3 ; encoding: [0xf6,0x06,0x02,0x3e]
24 # VI: v_add_f16_e32 v1, -4.0, v3 ; encoding: [0xf7,0x06,0x02,0x3e]
27 # VI: v_add_f16_e32 v1, 0.15915494, v3 ; encoding: [0xf8,0x06,0x02,0x3e]
30 # VI: v_add_f16_e32 v1, 0x41, v3 ; encoding: [0xff,0x06,0x02,0x3e,0x41,0x00,0x00,0x00]
[all …]
Dvop2_vi.txt201 # VI: v_add_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x3e]
/external/llvm-project/llvm/test/CodeGen/AMDGPU/
Dstrict_fadd.f16.ll10 ; GCN-NEXT: v_add_f16_e32 v0, v0, v1
20 ; GCN-NEXT: v_add_f16_e32 v0, v0, v1
30 ; GCN-NEXT: v_add_f16_e32 v0, v0, v1
47 ; GFX8-NEXT: v_add_f16_e32 v0, v0, v1
65 ; GFX8-NEXT: v_add_f16_e32 v0, v0, v1
83 ; GFX8-NEXT: v_add_f16_e32 v0, v0, v1
95 ; GFX9-NEXT: v_add_f16_e32 v1, v1, v3
102 ; GFX8-NEXT: v_add_f16_e32 v0, v0, v2
104 ; GFX8-NEXT: v_add_f16_e32 v1, v1, v3
117 ; GFX9-NEXT: v_add_f16_e32 v0, v0, v2
[all …]
Dfmuladd.f16.ll22 ; GFX10-FLUSH: v_add_f16_e32
41 ; GFX10-FLUSH: v_add_f16_e32
61 ; GFX10-FLUSH: v_add_f16_e32
84 ; GFX10-FLUSH: v_add_f16_e32 [[MUL2:v[0-9]+]], [[R1]], [[R1]]
85 ; GFX10-FLUSH: v_add_f16_e32 [[RESULT:v[0-9]+]], [[MUL2]], [[R2]]
114 ; GFX10-FLUSH: v_add_f16_e32 [[MUL2:v[0-9]+]], [[R1]], [[R1]]
115 ; GFX10-FLUSH: v_add_f16_e32 [[RESULT:v[0-9]+]], [[MUL2]], [[R2]]
144 ; GCN-DENORM-STRICT: v_add_f16_e32 [[TMP:v[0-9]+]], [[R1]], [[R1]]
145 ; GCN-DENORM-STRICT: v_add_f16_e32 [[RESULT:v[0-9]+]], [[TMP]], [[R2]]
149 ; GFX10-FLUSH: v_add_f16_e32 [[MUL2:v[0-9]+]], [[R1]], [[R1]]
[all …]
Dllvm.amdgcn.interp.f16.ll18 ; GFX9-32BANK-NEXT: v_add_f16_e32 v0, v1, v0
32 ; GFX8-32BANK-NEXT: v_add_f16_e32 v0, v1, v0
47 ; GFX8-16BANK-NEXT: v_add_f16_e32 v0, v2, v0
73 ; GFX9-32BANK-NEXT: v_add_f16_e32 v0, s3, v0
89 ; GFX8-32BANK-NEXT: v_add_f16_e32 v0, s3, v0
106 ; GFX8-16BANK-NEXT: v_add_f16_e32 v0, s3, v0
134 ; GFX9-32BANK-NEXT: v_add_f16_e32 v0, s0, v0
151 ; GFX8-32BANK-NEXT: v_add_f16_e32 v0, s0, v0
169 ; GFX8-16BANK-NEXT: v_add_f16_e32 v0, s0, v0
Dfadd.f16.ll11 ; VI: v_add_f16_e32 v[[R_F16:[0-9]+]], v[[A_F16]], v[[B_F16]]
31 ; VI: v_add_f16_e32 v[[R_F16:[0-9]+]], 1.0, v[[B_F16]]
49 ; VI: v_add_f16_e32 v[[R_F16:[0-9]+]], 2.0, v[[A_F16]]
82 ; VI-DAG: v_add_f16_e32 v[[R_F16_LO:[0-9]+]], v[[A_V2_F16]], v[[B_V2_F16]]
117 ; VI-DAG: v_add_f16_e32 v[[R_F16_0:[0-9]+]], 1.0, v[[B_V2_F16]]
148 ; VI-DAG: v_add_f16_e32 v[[R_F16_1:[0-9]+]], 2.0, v[[A_V2_F16]]
Dreduction.ll9 ; VI-NEXT: v_add_f16_e32
10 ; VI-NEXT: v_add_f16_e32
51 ; VI-NEXT: v_add_f16_e32 v0, v2, v0
106 ; VI-NEXT: v_add_f16_e32
107 ; VI-NEXT: v_add_f16_e32
108 ; VI-NEXT: v_add_f16_e32
109 ; VI-NEXT: v_add_f16_e32
110 ; VI-NEXT: v_add_f16_e32
164 ; VI-NEXT: v_add_f16_e32
165 ; VI-NEXT: v_add_f16_e32
[all …]
Dknown-never-nan.ll11 ; GCN-NEXT: v_add_f16_e32 v1, 1.0, v3
Dcalling-conventions.ll28 ; VI: v_add_f16_e32 v0, 1.0, v0
128 ; VI-NEXT: v_add_f16_e32 v0, 1.0, v0
209 ; VI: v_add_f16_e32 v2, 1.0, v1
211 ; VI: v_add_f16_e32 v4, 1.0, v0
Dfmul-2-combine-multi-use.ll154 ; GFX10-FLUSH-DAG: v_add_f16_e32 [[MAD:v[0-9]+]], s{{[0-9]+}}, [[MUL2]]
176 ; GFX10-FLUSH-DAG: v_add_f16_e32 [[MAD:v[0-9]+]], s{{[0-9]+}}, [[MUL2]]
202 ; GFX10-FLUSH: v_add_f16_e32 {{v[0-9]+}}, {{s[0-9]+}}, [[MUL2]]
203 ; GFX10-FLUSH: v_add_f16_e32 {{v[0-9]+}}, {{s[0-9]+}}, [[MUL2]]
Dllvm.fmuladd.f16.ll29 ; GFX10-FLUSH: v_add_f16_e32 [[ADD:v[0-9]+]], [[MUL]], v[[C_F16]]
66 ; GFX10-FLUSH: v_add_f16_e32 [[ADD:v[0-9]+]], [[MUL]], v[[C_F16]]
101 ; GFX10-FLUSH: v_add_f16_e32 [[ADD:v[0-9]+]], [[MUL]], v[[C_F16]]
Domod.ll223 ; VI: v_add_f16_e32 [[ADD:v[0-9]+]], 1.0, v0{{$}}
234 ; VI: v_add_f16_e32 [[ADD:v[0-9]+]], 1.0, v0{{$}}
235 ; VI: v_add_f16_e32 v{{[0-9]+}}, [[ADD]], [[ADD]]{{$}}
Dfsub.f16.ll50 ; GFX89: v_add_f16_e32 v[[R_F16:[0-9]+]], -2.0, v[[A_F16]]
158 ; VI-DAG: v_add_f16_e32 v[[R_F16_0:[0-9]+]], -2.0, v[[A_V2_F16]]
Dllvm.round.ll73 ; GFX89: v_add_f16_e32 [[RESULT:v[0-9]+]], [[TRUNC]], [[SEL]]
Dchain-hi-to-lo.ll69 ; GFX900-NEXT: v_add_f16_e32 v1, 1.0, v1
78 ; FLATSCR-NEXT: v_add_f16_e32 v1, 1.0, v1
Dfmed3.ll889 ; VI: v_add_f16_e32 v{{[0-9]+}}, 1.0
893 ; GFX9: v_add_f16_e32 [[ADD:v[0-9]+]], 1.0
922 ; GFX89-DAG: v_add_f16_e32 [[A_ADD:v[0-9]+]], 1.0, [[A]]
923 ; GFX89-DAG: v_add_f16_e32 [[B_ADD:v[0-9]+]], 2.0, [[B]]
924 ; GFX89-DAG: v_add_f16_e32 [[C_ADD:v[0-9]+]], 4.0, [[C]]
Dv_mac.ll258 ; VI-FLUSH: v_add_f16_e32 [[TMP2:v[0-9]+]], [[A]], [[A]]
Dbuild-vector-packed-partial-undef.ll258 ; GFX8-NEXT: v_add_f16_e32 v0, 1.0, v0
Dimmv216.ll326 ; VI-DAG: v_add_f16_e32 v{{[0-9]+}}, 0.5, v{{[0-9]+}}
347 ; VI-DAG: v_add_f16_e32 v{{[0-9]+}}, [[K]], v{{[0-9]+}}
Dfcanonicalize-elimination.ll764 ; GFX9-DAG: v_add_f16_e32
780 ; GFX9: v_add_f16_e32
Dclamp-modifier.ll332 ; GFX9: v_add_f16_e32 [[ADD:v[0-9]+]], 1.0, [[A]]{{$}}
Dimm16.ll868 ; GFX10-NEXT: v_add_f16_e32 v0, 0.5, v0 ; encoding: [0xf0,0x00,0x00,0x64]
886 ; VI-NEXT: v_add_f16_e32 v0, 0.5, v0 ; encoding: [0xf0,0x00,0x00,0x3e]
930 ; GFX10-NEXT: v_add_f16_e32 v0, 0x6400, v0 ; encoding: [0xff,0x00,0x00,0x64,0x00,0x64,0x00,0x00]
948 ; VI-NEXT: v_add_f16_e32 v0, 0x6400, v0 ; encoding: [0xff,0x00,0x00,0x3e,0x00,0x64,0x00,0x00]
/external/llvm-project/llvm/test/MC/AMDGPU/
Dliteral16.s148 v_add_f16_e32 v1, 64.0, v2 label
Dvop2.s412 v_add_f16_e32 v1, v2, v3 label
/external/llvm/test/MC/Disassembler/AMDGPU/
Dvop2_vi.txt195 # VI: v_add_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x3e]

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