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85 TEGRA_GPU_RESET_REG_OFFSET); in tegra_sip_handler()98 TEGRA_GPU_RESET_REG_OFFSET); in tegra_sip_handler()
55 #define TEGRA_GPU_RESET_REG_OFFSET U(0x28C) macro
281 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_GPU_RESET_REG_OFFSET, val); in tegra_reset_all_dma_masters()306 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_GPU_RESET_REG_OFFSET); in tegra_reset_all_dma_masters()
122 #define TEGRA_GPU_RESET_REG_OFFSET U(0x28C) macro
240 #define TEGRA_GPU_RESET_REG_OFFSET U(0x30) macro
281 #define TEGRA_GPU_RESET_REG_OFFSET U(0x18) macro