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Searched refs:Q7 (Results 1 – 25 of 97) sorted by relevance

1234

/external/libhevc/decoder/arm/
Dihevcd_fmt_conv_420sp_to_rgba8888.s201 VMULL.S16 Q7,D5,D0[1] @//(U-128)*C2 FOR G
202 VMLAL.S16 Q7,D7,D0[2] @//Q7 = (U-128)*C2 + (V-128)*C3
216 VQSHRN.S32 D13,Q7,#13 @//D13 = [(U-128)*C2 + (V-128)*C3]>>13 4 16-BIT VALUES
219 VADDW.U8 Q7,Q4,D30 @//Q7 - HAS Y + B
227 VQMOVUN.S16 D14,Q7
234 VZIP.16 Q7,Q8
246 VZIP.32 Q7,Q10
260 VADDW.U8 Q7,Q4,D28 @//Q7 - HAS Y + B
278 VQMOVUN.S16 D14,Q7
285 VZIP.16 Q7,Q8
[all …]
/external/libhevc/common/arm/
Dihevc_sao_edge_offset_class0.s163 …VEXT.8 Q7,Q7,Q6,#15 @pu1_cur_row_tmp = vextq_u8(pu1_cur_row_tmp, pu1_cur_row, …
167 VCGT.U8 Q8,Q6,Q7 @vcgtq_u8(pu1_cur_row, pu1_cur_row_tmp)
172 VCLT.U8 Q9,Q6,Q7 @vcltq_u8(pu1_cur_row, pu1_cur_row_tmp)
187 …VEXT.8 Q7,Q6,Q7,#1 @pu1_cur_row_tmp = vextq_u8(pu1_cur_row, pu1_cur_row_tmp, …
195 VCGT.U8 Q8,Q6,Q7 @vcgtq_u8(pu1_cur_row, pu1_cur_row_tmp)
198 VCLT.U8 Q9,Q6,Q7 @vcltq_u8(pu1_cur_row, pu1_cur_row_tmp)
205 VADD.I8 Q7,Q1,Q10 @edge_idx = vaddq_s8(const_2, sign_left)
208 VADD.I8 Q7,Q7,Q11 @edge_idx = vaddq_s8(edge_idx, sign_right)
219 VAND Q7,Q7,Q4 @edge_idx = vandq_s8(edge_idx, au1_mask)
236 …VMOVL.U8 Q7,D13 @pi2_tmp_cur_row.val[1] = vreinterpretq_s16_u16(vmovl_u8(v…
[all …]
Dihevc_sao_edge_offset_class0_chroma.s170 …VEXT.8 Q7,Q7,Q6,#14 @pu1_cur_row_tmp = vextq_u8(pu1_cur_row_tmp, pu1_cur_row, …
174 VCGT.U8 Q8,Q6,Q7 @vcgtq_u8(pu1_cur_row, pu1_cur_row_tmp)
178 VCLT.U8 Q9,Q6,Q7 @vcltq_u8(pu1_cur_row, pu1_cur_row_tmp)
198 …VEXT.8 Q7,Q6,Q7,#2 @pu1_cur_row_tmp = vextq_u8(pu1_cur_row, pu1_cur_row_tmp, …
202 VCGT.U8 Q8,Q6,Q7 @vcgtq_u8(pu1_cur_row, pu1_cur_row_tmp)
205 VCLT.U8 Q9,Q6,Q7 @vcltq_u8(pu1_cur_row, pu1_cur_row_tmp)
211 VADD.U8 Q7,Q1,Q10 @edge_idx = vaddq_s8(const_2, sign_left)
213 VADD.U8 Q7,Q7,Q11 @edge_idx = vaddq_s8(edge_idx, sign_right)
221 VAND Q7,Q7,Q4 @edge_idx = vandq_s8(edge_idx, au1_mask)
333 …VEXT.8 Q7,Q7,Q6,#14 @pu1_cur_row_tmp = vextq_u8(pu1_cur_row_tmp, pu1_cur_row, …
[all …]
Dihevc_sao_edge_offset_class2.s257 VCGT.U8 Q7,Q6,Q5 @vcgtq_u8(pu1_cur_row, pu1_top_row)
265 VSUB.U8 Q7,Q8,Q7 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
303 VADD.I8 Q12,Q0,Q7 @I edge_idx = vaddq_s8(const_2, sign_up)
314 VNEG.S8 Q7,Q5 @I sign_up = vnegq_s8(sign_down)
316 VEXT.8 Q7,Q7,Q7,#15 @I sign_up = vextq_s8(sign_up, sign_up, 15)
387 VADD.I8 Q11,Q0,Q7 @II edge_idx = vaddq_s8(const_2, sign_up)
392 VNEG.S8 Q7,Q12 @II sign_up = vnegq_s8(sign_down)
396 VEXT.8 Q7,Q7,Q7,#15 @II sign_up = vextq_s8(sign_up, sign_up, 15)
401 VADD.I8 Q9,Q0,Q7 @III edge_idx = vaddq_s8(const_2, sign_up)
407 VNEG.S8 Q7,Q5 @III sign_up = vnegq_s8(sign_down)
[all …]
Dihevc_sao_edge_offset_class3.s272 VCGT.U8 Q7,Q6,Q5 @vcgtq_u8(pu1_cur_row, pu1_top_row)
285 VSUB.U8 Q7,Q8,Q7 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
321 VADD.I8 Q9,Q0,Q7 @I edge_idx = vaddq_s8(const_2, sign_up)
324 VNEG.S8 Q7,Q5 @I sign_up = vnegq_s8(sign_down)
326 VEXT.8 Q7,Q7,Q7,#1 @I sign_up = vextq_s8(sign_up, sign_up, 1)
410 VADD.I8 Q13,Q0,Q7 @II edge_idx = vaddq_s8(const_2, sign_up)
412 VNEG.S8 Q7,Q12 @II sign_up = vnegq_s8(sign_down)
417 VEXT.8 Q7,Q7,Q7,#1 @II sign_up = vextq_s8(sign_up, sign_up, 1)
430 VADD.I8 Q9,Q0,Q7 @III edge_idx = vaddq_s8(const_2, sign_up)
434 VNEG.S8 Q7,Q5 @III sign_up = vnegq_s8(sign_down)
[all …]
Dihevc_resi_trans_32x32_a9q.s216 VSUB.S16 Q7, Q9,Q10 @ o[k] = resi_tmp_1 - resi_tmp_2 k ->9-16 row 1 -- dual issue
860 VREV64.S32 Q7,Q7 @Rev 29-32 R1
868 VSWP D14,D15 @ Q7: 32 31 30 29
870 VADD.S32 Q8, Q0, Q7 @e[k] = resi_tmp_1 + resi_tmp_2 k -> 1-4 R1 -- dual issue
872 VSUB.S32 Q12, Q0, Q7 @o[k] = resi_tmp_1 - resi_tmp_2 k -> 1-4 R1
906 VMUL.S32 Q0,Q5,Q7 @4G0 4G1 4G2 4G3 * R1eeo[0] R1eeo[1] R1eeo[2] R1eeo[3]
914 VMUL.S32 Q9,Q5,Q7 @g_ai4_ihevc_trans_32[6][0-4] * eeo[0-4]
923 VMUL.S32 Q10,Q5,Q7 @g_ai4_ihevc_trans_32[10][0-4] * eeo[0-4] -- dual issued
928 VMUL.S32 Q11,Q5,Q7 @g_ai4_ihevc_trans_32[14][0-4] * eeo[0-4] -- dual issue
936 VLD1.S32 {Q6,Q7},[R11],R12 @g_ai4_ihevc_trans_16[2][0-7]
[all …]
Dihevc_sao_edge_offset_class3_chroma.s340 VCGT.U8 Q7,Q6,Q5 @vcgtq_u8(pu1_cur_row, pu1_top_row)
348 VSUB.U8 Q7,Q8,Q7 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
409 VADD.I8 Q9,Q0,Q7 @I edge_idx = vaddq_s8(const_2, sign_up)
412 VNEG.S8 Q7,Q11 @I sign_up = vnegq_s8(sign_down)
415 VEXT.8 Q7,Q7,Q7,#2 @I sign_up = vextq_s8(sign_up, sign_up, 2)
513 VADD.I8 Q13,Q0,Q7 @II edge_idx = vaddq_s8(const_2, sign_up)
520 VNEG.S8 Q7,Q12 @II sign_up = vnegq_s8(sign_down)
525 VEXT.8 Q7,Q7,Q7,#2 @II sign_up = vextq_s8(sign_up, sign_up, 2)
539 VADD.I8 Q9,Q0,Q7 @III edge_idx = vaddq_s8(const_2, sign_up)
548 VNEG.S8 Q7,Q11 @III sign_up = vnegq_s8(sign_down)
[all …]
Dihevc_sao_edge_offset_class2_chroma.s350 VCGT.U8 Q7,Q6,Q5 @vcgtq_u8(pu1_cur_row, pu1_top_row)
366 VSUB.U8 Q7,Q8,Q7 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
417 VADD.I8 Q9,Q0,Q7 @I edge_idx = vaddq_s8(const_2, sign_up)
421 VNEG.S8 Q7,Q11 @I sign_up = vnegq_s8(sign_down)
424 VEXT.8 Q7,Q7,Q7,#14 @I sign_up = vextq_s8(sign_up, sign_up, 14)
510 VADD.I8 Q13,Q0,Q7 @II edge_idx = vaddq_s8(const_2, sign_up)
520 VNEG.S8 Q7,Q12 @II sign_up = vnegq_s8(sign_down)
525 VEXT.8 Q7,Q7,Q7,#14 @II sign_up = vextq_s8(sign_up, sign_up, 14)
547 VADD.I8 Q9,Q0,Q7 @III edge_idx = vaddq_s8(const_2, sign_up)
557 VNEG.S8 Q7,Q11 @III sign_up = vnegq_s8(sign_down)
[all …]
Dihevc_sao_edge_offset_class1.s145 VCLT.U8 Q7,Q5,Q4 @vcltq_u8(pu1_cur_row, pu1_top_row)
147 VSUB.U8 Q8,Q7,Q6 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
162 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_top_row)
165 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
237 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_top_row)
238 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
288 VCLT.U8 Q7,Q5,Q4 @vcltq_u8(pu1_cur_row, pu1_top_row)
289 VSUB.U8 Q8,Q7,Q6 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
304 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_next_row)
307 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
[all …]
Dihevc_sao_edge_offset_class1_chroma.s149 VCLT.U8 Q7,Q5,Q14 @vcltq_u8(pu1_cur_row, pu1_top_row)
151 VSUB.U8 Q8,Q7,Q6 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
166 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_top_row)
169 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
249 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_top_row)
250 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
305 VCLT.U8 Q7,Q5,Q14 @vcltq_u8(pu1_cur_row, pu1_top_row)
306 VSUB.U8 Q8,Q7,Q6 @sign_up = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
321 VCLT.U8 Q7,Q5,Q9 @vcltq_u8(pu1_cur_row, pu1_next_row)
324 … VSUB.U8 Q10,Q7,Q6 @sign_down = vreinterpretq_s8_u8(vsubq_u8(cmp_lt, cmp_gt))
[all …]
/external/libxaac/decoder/armv7/
Dixheaacd_pre_twiddle_compute.s103 VDUP.32 Q7, R5
175 VSHL.S32 Q10, Q10, Q7
179 VSHL.S32 Q11, Q11, Q7
182 VSHL.S32 Q9, Q15, Q7
183 VSHL.S32 Q8, Q14, Q7
241 VSHL.S32 Q10, Q10, Q7
242 VSHL.S32 Q11, Q11, Q7
245 VSHL.S32 Q9, Q15, Q7
248 VSHL.S32 Q8, Q14, Q7
296 VSHL.S32 Q10, Q10, Q7
[all …]
Dixheaacd_dec_DCT2_64_asm.s133 VSUB.I32 Q7, Q14, Q11
137 VREV64.32 Q7, Q7
151 VST2.32 {Q6, Q7}, [R12]
186 VSUB.I32 Q7, Q14, Q11
188 VREV64.32 Q7, Q7
206 VST2.32 {Q6, Q7}, [R12]
237 VSUB.I32 Q7, Q14, Q11
241 VREV64.32 Q7, Q7
251 VST2.32 {Q6, Q7}, [R12]
279 VSUB.I32 Q7, Q14, Q11
[all …]
Dixheaacd_post_twiddle.s188 VADD.I32 Q7, Q15, Q1
191 VREV64.32 Q7, Q7
221 VST2.32 {Q7, Q8}, [R0]!
296 VADD.I32 Q7, Q15, Q1
299 VREV64.32 Q7, Q7
329 VST2.32 {Q7, Q8}, [R0]!
396 VADD.I32 Q7, Q15, Q1
399 VREV64.32 Q7, Q7
417 VST2.32 {Q7, Q8}, [R0]!
512 VADD.I32 Q7, Q15, Q1
[all …]
Dixheaacd_esbr_cos_sin_mod_loop2.s77 VQSUB.S64 Q7, Q5, Q2
81 VSHRN.I64 D14, Q7, #32
108 VQSUB.S64 Q7, Q2, Q5
112 VSHRN.I64 D14, Q7, #32
137 VQSUB.S64 Q7, Q4, Q3
141 VSHRN.I64 D14, Q7, #32
Dixheaacd_post_twiddle_overlap.s284 VDUP.S32 Q7, R11
285 VQADD.S32 Q14, Q14, Q7
291 VMOV Q7, Q12
321 VADD.I32 Q7, Q7, Q13
363 VNEG.S32 Q13, Q7
402 VMOV Q7,Q2
520 VDUP.S32 Q7, R11
521 VQADD.S32 Q14, Q14, Q7
528 VMOV Q7, Q12
557 VADD.I32 Q7, Q7, Q13
[all …]
Dia_xheaacd_mps_mulshift.s36 VQDMULL.S32 Q7, D3, D7
38 VUZP.32 Q5, Q7
39 VST1.32 {Q6, Q7}, [R2]! @Storing values to R2
Dixheaacd_overlap_add1.s78 VADDL.S16 Q7, D3, D12
94 VADDL.S16 Q7, D2, D12
134 VADDL.S16 Q7, D3, D12
142 VADDL.S16 Q7, D2, D12
175 VADDL.S16 Q7, D3, D12
185 VADDL.S16 Q7, D2, D12
232 VADDL.S16 Q7, D3, D12
241 VADDL.S16 Q7, D2, D12
Dixheaacd_dct3_32.s316 VADD.I32 Q7, Q0, Q2
331 VSHR.S32 Q7, Q7, #1
340 VSUB.I32 Q10, Q7, Q15
342 VADD.I32 Q13, Q7, Q15
369 VADD.I32 Q7, Q0, Q2
385 VSHR.S32 Q7, Q7, #1
393 VSUB.I32 Q10, Q7, Q15
398 VADD.I32 Q13, Q7, Q15
455 VADD.I32 Q13, Q7, Q15
Dixheaacd_mps_synt_post_fft_twiddle.s46 VMULL.S32 Q7, D3, D7
51 VSHRN.S64 D14, Q7, #31
Dixheaacd_mps_synt_out_calc.s33 VMULL.S32 Q7, D3, D7
37 VSHRN.S64 D13, Q7, #31
Dixheaacd_tns_ar_filter_fixed.s164 VEXT.32 Q6, Q7, Q6, #3
203 VEXT.32 Q6, Q7, Q6, #3
250 VEXT.32 Q6, Q7, Q6, #3
297 VEXT.32 Q6, Q7, Q6, #3
347 VEXT.32 Q6, Q7, Q6, #3
453 VEXT.32 Q6, Q7, Q6, #3
494 VEXT.32 Q6, Q7, Q6, #3
543 VEXT.32 Q6, Q7, Q6, #3
Dixheaacd_calc_pre_twid.s50 VMULL.S32 Q7, D2, D8
60 VSHRN.S64 D14, Q7, #32
Dixheaacd_calc_post_twid.s46 VMULL.S32 Q7, D4, D2
55 VSHRN.S64 D12, Q7, #32
/external/llvm/lib/Target/AArch64/
DAArch64CallingConvention.td68 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
70 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
72 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
75 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
77 CCAssignToReg<[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
106 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
108 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
110 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
113 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
115 CCAssignToReg<[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>
[all …]
/external/swiftshader/third_party/llvm-10.0/llvm/lib/Target/AArch64/
DAArch64CallingConvention.td104 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
106 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
108 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
111 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
113 CCAssignToReg<[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
146 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
148 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
150 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
153 [Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
155 CCAssignToReg<[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7]>>,
[all …]

1234