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/external/libhevc/common/arm/
Dihevc_itrans_recon_32x32.s248 vld1.16 d13,[r0],r6
270 vmlal.s16 q10,d13,d1[2]
272 vmlal.s16 q11,d13,d4[2]
274 vmlal.s16 q8,d13,d7[2]
276 vmlsl.s16 q9,d13,d5[2]
320 vld1.16 d13,[r0],r6
344 vmlal.s16 q10,d13,d3[2]
346 vmlsl.s16 q11,d13,d5[2]
348 vmlsl.s16 q8,d13,d1[2]
350 vmlal.s16 q9,d13,d7[2]
[all …]
Dihevc_inter_pred_chroma_vert_w16inp_w16out.s125 vdup.16 d13,d0[1] @coeff_1
150 vmlal.s16 q0,d2,d13
152 vmlal.s16 q4,d3,d13
194 vmlal.s16 q15,d1,d13
203 vmlal.s16 q14,d2,d13
212 vmlal.s16 q13,d3,d13
223 vmlal.s16 q12,d4,d13
238 vmlal.s16 q15,d1,d13
247 vmlal.s16 q14,d2,d13
259 vmlal.s16 q13,d3,d13
[all …]
Dihevc_inter_pred_chroma_vert_w16inp.s125 vdup.16 d13,d0[1] @coeff_1
150 vmlal.s16 q0,d2,d13
152 vmlal.s16 q4,d3,d13
195 vmlal.s16 q15,d1,d13
203 vmlal.s16 q14,d2,d13
214 vmlal.s16 q13,d3,d13
225 vmlal.s16 q12,d4,d13
241 vmlal.s16 q15,d1,d13
251 vmlal.s16 q14,d2,d13
264 vmlal.s16 q13,d3,d13
[all …]
Dihevc_inter_pred_filters_luma_horz.s212 @ vext.u8 d14,d12,d13,#2
214 @vext.u8 d15,d12,d13,#3 @vector extract of src[0_3]
215 @ vext.u8 d16,d12,d13,#4 @vector extract of src[0_4]
216 @ vext.u8 d17,d12,d13,#5 @vector extract of src[0_5]
217 @vext.u8 d18,d12,d13,#6 @vector extract of src[0_6]
218 @vext.u8 d19,d12,d13,#7 @vector extract of src[0_7]
219 @vext.u8 d13,d12,d13,#1 @vector extract of src[0_1]
230 vld1.u32 {d13},[r4],r11
250 vmlal.u8 q5,d13,d25 @mul_res = vmlal_u8(src[0_1], coeffabs_1)@
332 vmlal.u8 q10,d13,d28
[all …]
/external/libavc/common/arm/
Dih264_inter_pred_luma_horz_qpel_vert_qpel_a9q.s193 vaddl.u8 q12, d3, d13
254 vext.8 d17, d12, d13, #5
255 vext.8 d14, d12, d13, #2
256 vext.8 d15, d12, d13, #3
257 vext.8 d16, d12, d13, #4
258 vext.8 d13, d12, d13, #1
264 vmlsl.u8 q5, d13, d31
273 vext.8 d17, d12, d13, #5
274 vext.8 d14, d12, d13, #2
275 vext.8 d15, d12, d13, #3
[all …]
/external/capstone/suite/MC/ARM/
Dneont2-shiftaccum-encoding.s.cs4 0xa0,0xef,0x1c,0xd1 = vsra.s32 d13, d12, #32
13 0x8a,0xff,0xb0,0xd1 = vsra.u64 d13, d16, #54
67 0x9f,0xff,0x1d,0xc5 = vsli.16 d12, d13, #15
68 0xbf,0xff,0x1e,0xd5 = vsli.32 d13, d14, #31
76 0xe0,0xff,0x1d,0x84 = vsri.32 d24, d13, #32
83 0x9f,0xff,0x1d,0xd5 = vsli.16 d13, d13, #15
92 0xa0,0xff,0x1d,0xd4 = vsri.32 d13, d13, #32
Dneon-shiftaccum-encoding.s.cs4 0x1c,0xd1,0xa0,0xf2 = vsra.s32 d13, d12, #32
13 0xb0,0xd1,0x8a,0xf3 = vsra.u64 d13, d16, #54
67 0x1d,0xc5,0x9f,0xf3 = vsli.16 d12, d13, #15
68 0x1e,0xd5,0xbf,0xf3 = vsli.32 d13, d14, #31
76 0x1d,0x84,0xe0,0xf3 = vsri.32 d24, d13, #32
83 0x1d,0xd5,0x9f,0xf3 = vsli.16 d13, d13, #15
92 0x1d,0xd4,0xa0,0xf3 = vsri.32 d13, d13, #32
Dneon-shift-encoding.s.cs61 0x9d,0xd1,0x81,0xf2 = vsra.s64 d13, d13, #63
77 0x9d,0xd1,0x81,0xf3 = vsra.u64 d13, d13, #63
93 0x9d,0xd4,0x81,0xf3 = vsri.64 d13, d13, #63
109 0x9d,0xd5,0xbf,0xf3 = vsli.64 d13, d13, #63
193 0x0d,0xd5,0x26,0xf2 = vrshl.s32 d13, d13, d6
209 0x1d,0xd0,0xa0,0xf2 = vshr.s32 d13, d13, #32
225 0x1d,0xd2,0xa0,0xf2 = vrshr.s32 d13, d13, #32
Dneont2-pairwise-encoding.s.cs3 0x12,0xef,0x1c,0xdb = vpadd.i16 d13, d2, d12
4 0x21,0xef,0x1d,0xeb = vpadd.i32 d14, d1, d13
9 0xb0,0xff,0x8d,0x02 = vpaddl.u8 d0, d13
33 0x4a,0xff,0x9d,0x3a = vpmin.u8 d19, d26, d13
41 0x18,0xff,0x8d,0x7a = vpmax.u16 d7, d24, d13
Dneon-cmp-encoding.s.cs60 0x0d,0xc3,0x03,0xf2 = vcgt.s8 d12, d3, d13
61 0x0d,0xc3,0x13,0xf2 = vcgt.s16 d12, d3, d13
62 0x0d,0xc3,0x23,0xf2 = vcgt.s32 d12, d3, d13
63 0x0d,0xc3,0x03,0xf3 = vcgt.u8 d12, d3, d13
64 0x0d,0xc3,0x13,0xf3 = vcgt.u16 d12, d3, d13
65 0x0d,0xc3,0x23,0xf3 = vcgt.u32 d12, d3, d13
66 0x0d,0xce,0x23,0xf3 = vcgt.f32 d12, d3, d13
/external/llvm/test/MC/ARM/
Dneon-shiftaccum-encoding.s5 vsra.s32 d13, d12, #32
14 vsra.u64 d13, d16, #54
40 @ CHECK: vsra.s32 d13, d12, #32 @ encoding: [0x1c,0xd1,0xa0,0xf2]
49 @ CHECK: vsra.u64 d13, d16, #54 @ encoding: [0xb0,0xd1,0x8a,0xf3]
143 vsli.16 d12, d13, #15
144 vsli.32 d13, d14, #31
152 vsri.32 d24, d13, #32
161 vsli.16 d13, #15
170 vsri.32 d13, #32
178 @ CHECK: vsli.16 d12, d13, #15 @ encoding: [0x1d,0xc5,0x9f,0xf3]
[all …]
Dneont2-shiftaccum-encoding.s7 vsra.s32 d13, d12, #32
16 vsra.u64 d13, d16, #54
42 @ CHECK: vsra.s32 d13, d12, #32 @ encoding: [0xa0,0xef,0x1c,0xd1]
51 @ CHECK: vsra.u64 d13, d16, #54 @ encoding: [0x8a,0xff,0xb0,0xd1]
146 vsli.16 d12, d13, #15
147 vsli.32 d13, d14, #31
155 vsri.32 d24, d13, #32
164 vsli.16 d13, #15
173 vsri.32 d13, #32
181 @ CHECK: vsli.16 d12, d13, #15 @ encoding: [0x9f,0xff,0x1d,0xc5]
[all …]
Dneont2-pairwise-encoding.s5 vpadd.i16 d13, d2, d12
6 vpadd.i32 d14, d1, d13
10 @ CHECK: vpadd.i16 d13, d2, d12 @ encoding: [0x12,0xef,0x1c,0xdb]
11 @ CHECK: vpadd.i32 d14, d1, d13 @ encoding: [0x21,0xef,0x1d,0xeb]
18 vpaddl.u8 d0, d13
31 @ CHECK: vpaddl.u8 d0, d13 @ encoding: [0xb0,0xff,0x8d,0x02]
72 vpmin.u8 d19, d26, d13
80 @ CHECK: vpmin.u8 d19, d26, d13 @ encoding: [0x4a,0xff,0x9d,0x3a]
90 vpmax.u16 d7, d24, d13
98 @ CHECK: vpmax.u16 d7, d24, d13 @ encoding: [0x18,0xff,0x8d,0x7a]
Dneon-cmp-encoding.s124 vclt.s8 d12, d13, d3
125 vclt.s16 d12, d13, d3
126 vclt.s32 d12, d13, d3
127 vclt.u8 d12, d13, d3
128 vclt.u16 d12, d13, d3
129 vclt.u32 d12, d13, d3
130 vclt.f32 d12, d13, d3
140 @ CHECK: vcgt.s8 d12, d3, d13 @ encoding: [0x0d,0xc3,0x03,0xf2]
141 @ CHECK: vcgt.s16 d12, d3, d13 @ encoding: [0x0d,0xc3,0x13,0xf2]
142 @ CHECK: vcgt.s32 d12, d3, d13 @ encoding: [0x0d,0xc3,0x23,0xf2]
[all …]
/external/libvpx/vp8/common/arm/neon/
Dshortidct4x4llm_neon.c28 int16x4_t d2, d3, d4, d5, d10, d11, d12, d13; in vp8_short_idct4x4llm_neon() local
47 d13 = vqsub_s16(vget_low_s16(q1s16), vget_high_s16(q1s16)); // b1 in vp8_short_idct4x4llm_neon()
57 d3 = vqadd_s16(d13, d10); in vp8_short_idct4x4llm_neon()
58 d4 = vqsub_s16(d13, d10); in vp8_short_idct4x4llm_neon()
76 d13 = vqsub_s16(vget_low_s16(q1s16), vget_high_s16(q1s16)); // b1 in vp8_short_idct4x4llm_neon()
86 d3 = vqadd_s16(d13, d10); in vp8_short_idct4x4llm_neon()
87 d4 = vqsub_s16(d13, d10); in vp8_short_idct4x4llm_neon()
Ddequant_idct_neon.c26 int16x4_t d2, d3, d4, d5, d10, d11, d12, d13; in vp8_dequant_idct_add_neon() local
62 d13 = vqsub_s16(vget_low_s16(q1), vget_low_s16(q2)); in vp8_dequant_idct_add_neon()
77 d3 = vqadd_s16(d13, d10); in vp8_dequant_idct_add_neon()
78 d4 = vqsub_s16(d13, d10); in vp8_dequant_idct_add_neon()
95 d13 = vqsub_s16(d2tmp2.val[0], d2tmp3.val[0]); in vp8_dequant_idct_add_neon()
105 d3 = vqadd_s16(d13, d10); in vp8_dequant_idct_add_neon()
106 d4 = vqsub_s16(d13, d10); in vp8_dequant_idct_add_neon()
/external/XNNPACK/src/qs8-igemm/
D1x8-aarch32-neon-mlal-lane-cortex-a7.S.in56 // int32_t right_post_shift; d13[0]
57 // int16_t output_zero_point; d13[2]
58 // int8_t output_min; d13[6]
59 // int8_t output_max; d13[7]
67 // int32_t right_post_shift; d13[0]
68 // int16_t output_zero_point; d13[2]
69 // uint8_t output_min; d13[6]
70 // uint8_t output_max; d13[7]
77 // int8_t output_min; d13[6]
78 // int8_t output_max; d13[7]
[all …]
D4x8c4-aarch32-neondot-ld64.S.in53 // int32_t right_post_shift; d13[0]
54 // int16_t output_zero_point; d13[2]
55 // int8_t output_min; d13[6]
56 // int8_t output_max; d13[7]
61 // int16_t output_zero_point; d13[2]
62 // int8_t output_min; d13[6]
63 // int8_t output_max; d13[7]
75 VPUSH {d8-d13} // +48 = 96
97 VLDM r5, {d12-d13} // RNDNU params
99 VLD1.32 {d13[]}, [r5] // QC8 params
[all …]
/external/XNNPACK/src/qs8-gemm/
D1x8-aarch32-neon-mlal-lane-cortex-a7.S.in54 // int32_t right_post_shift; d13[0]
55 // int16_t output_zero_point; d13[2]
56 // int8_t output_min; d13[6]
57 // int8_t output_max; d13[7]
65 # int32_t right_post_shift; d13[0]
66 # int16_t output_zero_point; d13[2]
67 # uint8_t output_min; d13[6]
68 # uint8_t output_max; d13[7]
75 // int8_t output_min; d13[6]
76 // int8_t output_max; d13[7]
[all …]
D4x8c4-aarch32-neondot-ld64.S.in51 // int32_t right_post_shift; d13[0]
52 // int16_t output_zero_point; d13[2]
53 // int8_t output_min; d13[6]
54 // int8_t output_max; d13[7]
59 // int16_t output_zero_point; d13[2]
60 // int8_t output_min; d13[6]
61 // int8_t output_max; d13[7]
69 VPUSH {d8-d13} // +48 = 80
99 VLDM r5, {d12-d13} // RNDNU params
101 VLD1.32 {d13[]}, [r5] // QC8 params
[all …]
/external/llvm/test/CodeGen/Thumb2/
Daligned-spill.ll17 …tail call void asm sideeffect "", "~{d8},~{d9},~{d10},~{d11},~{d12},~{d13},~{d14},~{d15}"() nounwi…
30 ; NEON: vst1.64 {d12, d13, d14, d15}, [r4:128]
40 ; NEON: vld1.64 {d12, d13, d14, d15}, [r[[R4]]:128]
50 tail call void asm sideeffect "", "~{d8},~{d9},~{d10},~{d11},~{d12},~{d13},~{d14}"() nounwind
61 ; NEON: vst1.64 {d12, d13}, [r4:128]
65 ; NEON: vld1.64 {d12, d13},
74 tail call void asm sideeffect "", "~{d8},~{d9},~{d10},~{d12},~{d13},~{d14},~{d15}"() nounwind
82 ; NEON: vpush {d12, d13, d14, d15}
94 ; NEON: vpop {d12, d13, d14, d15}
/external/llvm/test/CodeGen/ARM/
Dvfp-regs-dwarf.ll5 ; asm("" ::: "d8", "d9", "d11", "d13");
15 ; CHECK: vpush {d13}
19 ; CHECK: .cfi_offset {{269|d13}}, -8
26 ; CHECK: vpop {d13}
27 call void asm sideeffect "", "~{d8},~{d9},~{d11},~{d13}"() #1
/external/vixl/test/aarch32/
Dtest-assembler-cond-dt-drt-drd-drn-drm-float-not-f16-t32.cc120 {{F64, d0, d12, d13}, false, al, "F64 d0 d12 d13", "F64_d0_d12_d13"},
133 {{F32, d1, d0, d13}, false, al, "F32 d1 d0 d13", "F32_d1_d0_d13"},
152 {{F32, d19, d26, d13}, false, al, "F32 d19 d26 d13", "F32_d19_d26_d13"},
173 {{F32, d13, d31, d5}, false, al, "F32 d13 d31 d5", "F32_d13_d31_d5"},
174 {{F64, d17, d13, d29}, false, al, "F64 d17 d13 d29", "F64_d17_d13_d29"},
182 {{F32, d13, d21, d16}, false, al, "F32 d13 d21 d16", "F32_d13_d21_d16"},
184 {{F64, d14, d14, d13}, false, al, "F64 d14 d14 d13", "F64_d14_d14_d13"},
186 {{F64, d13, d25, d3}, false, al, "F64 d13 d25 d3", "F64_d13_d25_d3"},
188 {{F32, d18, d13, d26}, false, al, "F32 d18 d13 d26", "F32_d18_d13_d26"},
190 {{F32, d5, d30, d13}, false, al, "F32 d5 d30 d13", "F32_d5_d30_d13"},
[all …]
Dtest-assembler-cond-dt-drt-drd-drn-drm-float-not-f16-a32.cc120 {{F64, d0, d12, d13}, false, al, "F64 d0 d12 d13", "F64_d0_d12_d13"},
133 {{F32, d1, d0, d13}, false, al, "F32 d1 d0 d13", "F32_d1_d0_d13"},
152 {{F32, d19, d26, d13}, false, al, "F32 d19 d26 d13", "F32_d19_d26_d13"},
173 {{F32, d13, d31, d5}, false, al, "F32 d13 d31 d5", "F32_d13_d31_d5"},
174 {{F64, d17, d13, d29}, false, al, "F64 d17 d13 d29", "F64_d17_d13_d29"},
182 {{F32, d13, d21, d16}, false, al, "F32 d13 d21 d16", "F32_d13_d21_d16"},
184 {{F64, d14, d14, d13}, false, al, "F64 d14 d14 d13", "F64_d14_d14_d13"},
186 {{F64, d13, d25, d3}, false, al, "F64 d13 d25 d3", "F64_d13_d25_d3"},
188 {{F32, d18, d13, d26}, false, al, "F32 d18 d13 d26", "F32_d18_d13_d26"},
190 {{F32, d5, d30, d13}, false, al, "F32 d5 d30 d13", "F32_d5_d30_d13"},
[all …]
/external/llvm/test/CodeGen/AArch64/
Darm64-register-pairing.ll9 ; CHECK: stp d13, d12, [sp, #16]
25 ; CHECK: ldp d13, d12, [sp, #16]
47 ; CHECK: stp d13, d12, [sp, #16]
63 ; CHECK: ldp d13, d12, [sp, #16]
67 ; CHECK-NOTMACHO: stp d15, d13, [sp, #-80]!
77 ; CHECK-NOTMACHO: ldp d15, d13, [sp], #80
78 …ect "mov x0, #42", "~{x0},~{x20},~{x22},~{x24},~{x26},~{x28},~{d9},~{d11},~{d13},~{d15}"() nounwind

12345678910>>...22