1 /* SPDX-License-Identifier: GPL-2.0-only OR MIT */ 2 3 #ifndef __SOC_MEDIATEK_MT8195_INCLUDE_SOC_ADDRESSMAP_H__ 4 #define __SOC_MEDIATEK_MT8195_INCLUDE_SOC_ADDRESSMAP_H__ 5 6 enum { 7 MCUSYS_BASE = 0x0C530000, 8 MCUPM_SRAM_BASE = 0x0C540000, 9 MCUPM_CFG_BASE = 0x0C560000, 10 BUS_TRACE_MONITOR_BASE = 0x0D040000, 11 IO_PHYS = 0x10000000, 12 }; 13 14 enum { 15 MCUCFG_BASE = MCUSYS_BASE + 0x00008000, 16 }; 17 18 enum { 19 CKSYS_BASE = IO_PHYS, 20 INFRACFG_AO_BASE = IO_PHYS + 0x00001000, 21 INFRACFG_AO_MEM_BASE = IO_PHYS + 0x00002000, 22 GPIO_BASE = IO_PHYS + 0x00005000, 23 SPM_BASE = IO_PHYS + 0x00006000, 24 RGU_BASE = IO_PHYS + 0x00007000, 25 GPT_BASE = IO_PHYS + 0x00008000, 26 EINT_BASE = IO_PHYS + 0x0000B000, 27 APMIXED_BASE = IO_PHYS + 0x0000C000, 28 SYSTIMER_BASE = IO_PHYS + 0x00017000, 29 INFRACFG_AO_BCRM_BASE = IO_PHYS + 0x00022000, 30 PMIF_SPI_BASE = IO_PHYS + 0x00024000, 31 PMICSPI_MST_BASE = IO_PHYS + 0x00025000, 32 PMIF_SPMI_BASE = IO_PHYS + 0x00027000, 33 SPMI_MST_BASE = IO_PHYS + 0x00029000, 34 DEVAPC_INFRA_AO_BASE = IO_PHYS + 0x00030000, 35 DEVAPC_PERI_AO_BASE = IO_PHYS + 0x00034000, 36 DEVAPC_PERI2_AO_BASE = IO_PHYS + 0x00038000, 37 DEVAPC_PERI_PAR_AO_BASE = IO_PHYS + 0x0003C000, 38 DEVAPC_FMEM_AO_BASE = IO_PHYS + 0x00044000, 39 DBG_TRACKER_BASE = IO_PHYS + 0x00208000, 40 PERI_TRACKER_BASE = IO_PHYS + 0x00218000, 41 EMI0_BASE = IO_PHYS + 0x00219000, 42 EMI1_BASE = IO_PHYS + 0x0021D000, 43 I2C_DMA_BASE = IO_PHYS + 0x00220080, 44 EMI1_SUB_BASE = IO_PHYS + 0x00225000, 45 EMI0_MPU_BASE = IO_PHYS + 0x00226000, 46 DEVAPC_INFRA2_AO_BASE = IO_PHYS + 0x00228000, 47 DRAMC_CHA_AO_BASE = IO_PHYS + 0x00230000, 48 INFRA_TRACKER_BASE = IO_PHYS + 0x00314000, 49 SSPM_SRAM_BASE = IO_PHYS + 0x00400000, 50 SSPM_CFG_BASE = IO_PHYS + 0x00440000, 51 SCP_CFG_BASE = IO_PHYS + 0x00700000, 52 SCP_ADSP_CFG_BASE = IO_PHYS + 0x00720000, 53 DPM_PM_SRAM_BASE = IO_PHYS + 0x00900000, 54 DPM_DM_SRAM_BASE = IO_PHYS + 0x00920000, 55 DPM_CFG_BASE = IO_PHYS + 0x00940000, 56 DPM_PM_SRAM_BASE2 = IO_PHYS + 0x00A00000, 57 DPM_DM_SRAM_BASE2 = IO_PHYS + 0x00A20000, 58 DPM_CFG_BASE2 = IO_PHYS + 0x00A40000, 59 UART0_BASE = IO_PHYS + 0x01001100, 60 AUXADC_BASE = IO_PHYS + 0x01002000, 61 PERICFG_AO_BASE = IO_PHYS + 0x01003000, 62 SPI0_BASE = IO_PHYS + 0x0100A000, 63 SPI1_BASE = IO_PHYS + 0x01010000, 64 SPI2_BASE = IO_PHYS + 0x01012000, 65 SPI3_BASE = IO_PHYS + 0x01013000, 66 SPI4_BASE = IO_PHYS + 0x01018000, 67 SPI5_BASE = IO_PHYS + 0x01019000, 68 SPIS0_BASE = IO_PHYS + 0x0101D000, 69 SPIS1_BASE = IO_PHYS + 0x0101E000, 70 SSUSB_IPPC_BASE = IO_PHYS + 0x01203E00, 71 MSDC0_BASE = IO_PHYS + 0x01230000, 72 UFSHCI_BASE = IO_PHYS + 0x01270000, 73 SFLASH_REG_BASE = IO_PHYS + 0x0132C000, 74 EFUSEC_BASE = IO_PHYS + 0x01C10000, 75 MIPITX_BASE = IO_PHYS + 0x01C80000, 76 IOCFG_BM_BASE = IO_PHYS + 0x01D10000, 77 IOCFG_BL_BASE = IO_PHYS + 0x01D30000, 78 IOCFG_BR_BASE = IO_PHYS + 0x01D40000, 79 I2C_BASE = IO_PHYS + 0x01E00000, 80 IOCFG_LM_BASE = IO_PHYS + 0x01E20000, 81 SSUSB_SIF_BASE = IO_PHYS + 0x01E40300, 82 IOCFG_RB_BASE = IO_PHYS + 0x01EB0000, 83 IOCFG_TL_BASE = IO_PHYS + 0x01F40000, 84 MSDC0_TOP_BASE = IO_PHYS + 0x01F50000, 85 APU_MBOX_BASE = IO_PHYS + 0x09000000, 86 APUSYS_APC_AO_BASE = IO_PHYS + 0x090F8000, 87 APUSYS_NOC_DAPC_AO_BASE = IO_PHYS + 0x090FC000, 88 DISP_OVL0_BASE = IO_PHYS + 0x0C000000, 89 DISP_RDMA0_BASE = IO_PHYS + 0x0C002000, 90 DISP_COLOR0_BASE = IO_PHYS + 0x0C003000, 91 DISP_CCORR0_BASE = IO_PHYS + 0x0C004000, 92 DISP_AAL0_BASE = IO_PHYS + 0x0C005000, 93 DISP_GAMMA0_BASE = IO_PHYS + 0x0C006000, 94 DISP_DITHER0_BASE = IO_PHYS + 0x0C007000, 95 DSI0_BASE = IO_PHYS + 0x0C008000, 96 DISP_DSC0_BASE = IO_PHYS + 0x0C009000, 97 DISP_OVL1_BASE = IO_PHYS + 0x0C00A000, 98 DISP_MERGE0_BASE = IO_PHYS + 0x0C014000, 99 DP_INTF0_BASE = IO_PHYS + 0x0C015000, 100 DISP_MUTEX_BASE = IO_PHYS + 0x0C016000, 101 SMI_LARB0 = IO_PHYS + 0x0C018000, 102 VDOSYS0_BASE = IO_PHYS + 0x0C01A000, 103 SMI_BASE = IO_PHYS + 0x0C01B000, 104 EDP_BASE = IO_PHYS + 0x0C500000, 105 }; 106 #endif 107