1 /* SPDX-License-Identifier: GPL-2.0-only */ 2 3 #ifndef __SOC_MEDIATEK_MT8173_INCLUDE_SOC_ADDRESS_MAP_H__ 4 #define __SOC_MEDIATEK_MT8173_INCLUDE_SOC_ADDRESS_MAP_H__ 5 6 #include <stddef.h> 7 8 enum { 9 VER_BASE = 0x08000000, 10 IO_PHYS = 0x10000000, 11 }; 12 13 enum { 14 CKSYS_BASE = IO_PHYS, 15 INFRACFG_AO_BASE = IO_PHYS + 0x1000, 16 PERI_CON_BASE = IO_PHYS + 0x3000, 17 CHA_DRAMCAO_BASE = IO_PHYS + 0x4000, 18 GPIO_BASE = IO_PHYS + 0x5000, 19 SPM_BASE = IO_PHYS + 0x6000, 20 RGU_BASE = IO_PHYS + 0x7000, 21 GPT_BASE = IO_PHYS + 0x8000, 22 EINT_BASE = IO_PHYS + 0xB000, 23 PMIC_WRAP_BASE = IO_PHYS + 0xD000, 24 CHA_DDRPHY_BASE = IO_PHYS + 0xF000, 25 CHB_DRAMCAO_BASE = IO_PHYS + 0x11000, 26 CHB_DDRPHY_BASE = IO_PHYS + 0x12000, 27 MCUCFG_BASE = IO_PHYS + 0x200000, 28 EMI_BASE = IO_PHYS + 0x203000, 29 EFUSE_BASE = IO_PHYS + 0x206000, 30 APMIXED_BASE = IO_PHYS + 0x209000, 31 CHA_DRAMCNAO_BASE = IO_PHYS + 0x20E000, 32 CHB_DRAMCNAO_BASE = IO_PHYS + 0x213000, 33 MIPI_TX0_BASE = IO_PHYS + 0x215000, 34 MIPI_TX1_BASE = IO_PHYS + 0x216000, 35 ANA_MIPI_CS1_BASE = IO_PHYS + 0x218000, 36 UART0_BASE = IO_PHYS + 0x1002000, 37 SPI_BASE = IO_PHYS + 0x100A000, 38 I2C_BASE = IO_PHYS + 0x1007000, 39 I2C_DMA_BASE = IO_PHYS + 0x1000080, 40 SFLASH_REG_BASE = IO_PHYS + 0x100D000, 41 SSUSB_MAC_BASE = IO_PHYS + 0x1270000, 42 SSUSB_IPPC_BASE = IO_PHYS + 0x1280700, 43 SSUSB_SIF_BASE = IO_PHYS + 0x1290800, 44 MMSYS_BASE = IO_PHYS + 0x4000000, 45 DISP_OVL0_BASE = IO_PHYS + 0x400C000, 46 DISP_OVL1_BASE = IO_PHYS + 0x400D000, 47 DISP_RDMA0_BASE = IO_PHYS + 0x400E000, 48 DISP_RDMA1_BASE = IO_PHYS + 0x400F000, 49 DISP_RDMA2_BASE = IO_PHYS + 0x4010000, 50 DISP_COLOR0_BASE = IO_PHYS + 0x4013000, 51 DISP_COLOR1_BASE = IO_PHYS + 0x4014000, 52 DISP_SPLIT1_BASE = IO_PHYS + 0x4019000, 53 DISP_UFOE_BASE = IO_PHYS + 0x401A000, 54 DSI0_BASE = IO_PHYS + 0x401B000, 55 DSI1_BASE = IO_PHYS + 0x401C000, 56 DISP_MUTEX_BASE = IO_PHYS + 0x4020000, 57 DISP_OD_BASE = IO_PHYS + 0x4023000, 58 }; 59 60 #endif /* __SOC_MEDIATEK_MT8173_INCLUDE_SOC_ADDRESS_MAP_H___ */ 61