/external/libavc/encoder/arm/ |
D | ih264e_half_pel.s | 103 vext.8 d31, d2, d3, #5 @//extract a[5] (column1,row0) 106 vaddl.u8 q4, d31, d2 @// a0 + a5 (column1,row0) 116 vext.8 d31, d2, d3, #2 @//extract a[2] (column1,row0) 119 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 (column1,row0) 129 vext.8 d31, d2, d3, #3 @//extract a[3] (column1,row0) 132 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 + 20a3 (column1,row0) 142 vext.8 d31, d2, d3, #1 @//extract a[1] (column1,row0) 145 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 (column1,row0) 155 vext.8 d31, d2, d3, #4 @//extract a[4] (column1,row0) 158 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 - 5a4 (column1,row0) [all …]
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D | ih264e_evaluate_intra16x16_modes_a9q.s | 129 vadd.u16 d30, d31, d30 159 vabdl.u8 q12, d1, d31 167 vabal.u8 q12, d3, d31 269 vst1.32 {d30, d31}, [r2], r4 @10 291 vst1.32 {d30, d31}, [r2], r4 @0 292 vst1.32 {d30, d31}, [r2], r4 @1 293 vst1.32 {d30, d31}, [r2], r4 @2 294 vst1.32 {d30, d31}, [r2], r4 @3 295 vst1.32 {d30, d31}, [r2], r4 @4 296 vst1.32 {d30, d31}, [r2], r4 @5 [all …]
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D | ih264e_evaluate_intra_chroma_modes_a9q.s | 138 vdup.16 d31, d14[1] 146 vdup.16 d31, d16[1] 154 vdup.16 d31, d16[2] 194 vabal.u8 q12, d3, d31 230 vabal.u8 q12, d3, d31 316 vst1.32 {d30, d31} , [r2], r4 @5 334 vst1.32 {d30, d31} , [r2], r4 @4 335 vst1.32 {d30, d31} , [r2], r4 @5 336 vst1.32 {d30, d31} , [r2], r4 @6 337 vst1.32 {d30, d31} , [r2], r4 @7
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/external/llvm/test/MC/ARM/ |
D | pr22395-2.s | 9 vldmia r0, {d16-d31} 10 @ CHECK: vldmia r0, {d16, d17, d18, d19, d20, d21, d22, d23, d24, d25, d26, d27, d28, d29, d30, d31} 14 vldmia r0, {d16-d31} 15 @ CHECK: vldmia r0, {d16, d17, d18, d19, d20, d21, d22, d23, d24, d25, d26, d27, d28, d29, d30, d31} 19 vldmia r0, {d16-d31} 20 @ CHECK: vldmia r0, {d16, d17, d18, d19, d20, d21, d22, d23, d24, d25, d26, d27, d28, d29, d30, d31} 24 vldmia r0, {d16-d31} 25 @ CHECK: vldmia r0, {d16, d17, d18, d19, d20, d21, d22, d23, d24, d25, d26, d27, d28, d29, d30, d31} 29 vldmia r0, {d16-d31} 30 @ CHECK: vldmia r0, {d16, d17, d18, d19, d20, d21, d22, d23, d24, d25, d26, d27, d28, d29, d30, d31} [all …]
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/external/libavc/common/arm/ |
D | ih264_inter_pred_luma_horz_qpel_vert_qpel_a9q.s | 132 vmov.u8 d31, #5 @ Filter coeff 5 151 vmlsl.u8 q12, d2, d31 152 vmlsl.u8 q12, d8, d31 162 vmlsl.u8 q14, d19, d31 163 vmlsl.u8 q14, d22, d31 168 vmlsl.u8 q12, d3, d31 169 vmlsl.u8 q12, d9, d31 182 vmlsl.u8 q12, d19, d31 183 vmlsl.u8 q12, d22, d31 188 vmlsl.u8 q8, d4, d31 [all …]
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D | ih264_inter_pred_filters_luma_horz_a9q.s | 124 vext.8 d31, d2, d3, #5 @//extract a[5] (column1,row0) 127 vaddl.u8 q4, d31, d2 @// a0 + a5 (column1,row0) 132 vext.8 d31, d2, d3, #2 @//extract a[2] (column1,row0) 135 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 (column1,row0) 140 vext.8 d31, d2, d3, #3 @//extract a[3] (column1,row0) 143 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 + 20a3 (column1,row0) 148 vext.8 d31, d2, d3, #1 @//extract a[1] (column1,row0) 151 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 (column1,row0) 156 vext.8 d31, d2, d3, #4 @//extract a[4] (column1,row0) 159 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 - 5a4 (column1,row0) [all …]
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D | ih264_inter_pred_luma_bilinear_a9q.s | 154 vqrshrun.s16 d31, q13, #1 164 vqrshrun.s16 d31, q11, #1 182 vqrshrun.s16 d31, q13, #1 190 vqrshrun.s16 d31, q11, #1 215 vqrshrun.s16 d31, q13, #1 225 vqrshrun.s16 d31, q11, #1 243 vqrshrun.s16 d31, q13, #1 250 vqrshrun.s16 d31, q11, #1 275 vqrshrun.s16 d31, q13, #1 277 vst1.8 {d31}, [r2], r5 @//Store dest row3 [all …]
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D | ih264_inter_pred_luma_horz_qpel_a9q.s | 131 vext.8 d31, d2, d3, #5 @//extract a[5] (column1,row0) 134 vaddl.u8 q4, d31, d2 @// a0 + a5 (column1,row0) 139 vext.8 d31, d2, d3, #2 @//extract a[2] (column1,row0) 142 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 (column1,row0) 147 vext.8 d31, d2, d3, #3 @//extract a[3] (column1,row0) 150 vmlal.u8 q4, d31, d1 @// a0 + a5 + 20a2 + 20a3 (column1,row0) 155 vext.8 d31, d2, d3, #1 @//extract a[1] (column1,row0) 158 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 (column1,row0) 163 vext.8 d31, d2, d3, #4 @//extract a[4] (column1,row0) 166 vmlsl.u8 q4, d31, d0 @// a0 + a5 + 20a2 + 20a3 - 5a1 - 5a4 (column1,row0) [all …]
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D | ih264_inter_pred_chroma_a9q.s | 134 vdup.u8 d31, r11 151 vmlal.u8 q5, d8, d31 158 vmlal.u8 q6, d9, d31 178 vmlal.u8 q5, d8, d31 183 vmlal.u8 q6, d9, d31 202 vmlal.u8 q2, d3, d31 219 vmlal.u8 q2, d3, d31 235 vmlal.u8 q2, d3, d31 243 vmlal.u8 q4, d7, d31
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/external/libvpx/libvpx/vp8/common/arm/neon/ |
D | idct_dequant_full_2x_neon.c | 20 int32x2_t d28, d29, d30, d31; in idct_dequant_full_2x_neon() local 27 d28 = d29 = d30 = d31 = vdup_n_s32(0); in idct_dequant_full_2x_neon() 63 d31 = vld1_lane_s32((const int32_t *)dst0, d31, 0); in idct_dequant_full_2x_neon() 64 d31 = vld1_lane_s32((const int32_t *)dst1, d31, 1); in idct_dequant_full_2x_neon() 157 vaddw_u8(vreinterpretq_u16_s16(q2tmp3.val[1]), vreinterpret_u8_s32(d31))); in idct_dequant_full_2x_neon() 162 d31 = vreinterpret_s32_u8(vqmovun_s16(q7)); in idct_dequant_full_2x_neon() 179 vst1_lane_s32((int32_t *)dst0, d31, 0); in idct_dequant_full_2x_neon() 180 vst1_lane_s32((int32_t *)dst1, d31, 1); in idct_dequant_full_2x_neon()
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/external/llvm/test/MC/AArch64/ |
D | neon-scalar-saturating-add-sub.s | 9 sqadd d17, d31, d8 22 uqadd d17, d31, d8 35 sqsub d17, d31, d8 48 uqsub d17, d31, d8
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D | neon-scalar-shift.s | 6 sshl d17, d31, d8 13 ushl d17, d31, d8
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D | neon-scalar-rounding-shift.s | 7 srshl d17, d31, d8 14 urshl d17, d31, d8
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D | arm64-nv-cond.s | 3 fcsel d28,d31,d31,nv
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D | neon-scalar-saturating-shift.s | 9 sqshl d17, d31, d8 22 uqshl d17, d31, d8
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/external/capstone/suite/MC/AArch64/ |
D | neon-scalar-saturating-add-sub.s.cs | 5 0xf1,0x0f,0xe8,0x5e = sqadd d17, d31, d8 9 0xf1,0x0f,0xe8,0x7e = uqadd d17, d31, d8 13 0xf1,0x2f,0xe8,0x5e = sqsub d17, d31, d8 17 0xf1,0x2f,0xe8,0x7e = uqsub d17, d31, d8
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D | neon-scalar-rounding-shift.s.cs | 2 0xf1,0x57,0xe8,0x5e = srshl d17, d31, d8 3 0xf1,0x57,0xe8,0x7e = urshl d17, d31, d8
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D | neon-scalar-shift.s.cs | 2 0xf1,0x47,0xe8,0x5e = sshl d17, d31, d8 3 0xf1,0x47,0xe8,0x7e = ushl d17, d31, d8
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/external/valgrind/none/tests/arm/ |
D | neon64.c | 1015 TESTINSN_bin("vshl.s8 d10, d31, d7", d10, d31, i32, 24, d7, i32, 4); in main() 1050 TESTINSN_bin_q("vqshl.s64 d13, d14, d31", d13, d14, i32, -17, d31, i32, -26); in main() 1078 TESTINSN_bin_q("vqshl.u32 d12, d31, d13", d12, d31, i32, -120, d13, i32, -9); in main() 1098 TESTINSN_un_q("vqshl.s64 d31, d30, #1", d31, d30, i32, -127); in main() 1109 TESTINSN_un_q("vqshl.s32 d31, d30, #1", d31, d30, i32, -127); in main() 1120 TESTINSN_un_q("vqshl.s16 d31, d30, #1", d31, d30, i32, -127); in main() 1131 TESTINSN_un_q("vqshl.s8 d31, d30, #1", d31, d30, i32, -127); in main() 1142 TESTINSN_un_q("vqshl.u64 d31, d30, #1", d31, d30, i32, -127); in main() 1153 TESTINSN_un_q("vqshl.u32 d31, d30, #1", d31, d30, i32, -127); in main() 1164 TESTINSN_un_q("vqshl.u16 d31, d30, #1", d31, d30, i32, -127); in main() [all …]
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/external/tensorflow/tensorflow/compiler/xla/service/gpu/ |
D | hlo_schedule_test.cc | 276 HloInstruction* d31 = builder.AddInstruction( in TEST_F() local 279 HloInstruction::CreateBinary(f32_2x2_, HloOpcode::kDot, d30, d31)); in TEST_F() 297 streams->StreamNumberForHlo(*d31)); in TEST_F() 306 const HloVec all_ops({d00, d10, d11, d20, d21, d22, d30, d31, d40}); in TEST_F() 337 if (op == d22 || op == d31 || op == d40) { in TEST_F() 352 if (op == d20 || op == d21 || op == d30 || op == d31 || op == d40) { in TEST_F() 358 if (op == d21 || op == d22 || op == d30 || op == d31 || op == d40) { in TEST_F() 370 if (op == d30 || op == d31 || op == d40) { in TEST_F() 376 if (op == d31 || op == d40) { in TEST_F() 384 EXPECT_TRUE(order->ExecutesBefore(d31, op)); in TEST_F() [all …]
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/external/vixl/test/aarch32/ |
D | test-assembler-cond-dt-drt-drd-drn-drm-float-f32-only-a32.cc | 142 {{F32, d0, d31, d2}, false, al, "F32 d0 d31 d2", "F32_d0_d31_d2"}, 155 {{F32, d21, d31, d7}, false, al, "F32 d21 d31 d7", "F32_d21_d31_d7"}, 162 {{F32, d23, d31, d10}, false, al, "F32 d23 d31 d10", "F32_d23_d31_d10"}, 171 {{F32, d22, d1, d31}, false, al, "F32 d22 d1 d31", "F32_d22_d1_d31"}, 178 {{F32, d31, d31, d8}, false, al, "F32 d31 d31 d8", "F32_d31_d31_d8"}, 180 {{F32, d8, d22, d31}, false, al, "F32 d8 d22 d31", "F32_d8_d22_d31"}, 201 {{F32, d31, d14, d5}, false, al, "F32 d31 d14 d5", "F32_d31_d14_d5"},
|
D | test-assembler-cond-dt-drt-drd-drn-drm-float-f32-only-t32.cc | 142 {{F32, d0, d31, d2}, false, al, "F32 d0 d31 d2", "F32_d0_d31_d2"}, 155 {{F32, d21, d31, d7}, false, al, "F32 d21 d31 d7", "F32_d21_d31_d7"}, 162 {{F32, d23, d31, d10}, false, al, "F32 d23 d31 d10", "F32_d23_d31_d10"}, 171 {{F32, d22, d1, d31}, false, al, "F32 d22 d1 d31", "F32_d22_d1_d31"}, 178 {{F32, d31, d31, d8}, false, al, "F32 d31 d31 d8", "F32_d31_d31_d8"}, 180 {{F32, d8, d22, d31}, false, al, "F32 d8 d22 d31", "F32_d8_d22_d31"}, 201 {{F32, d31, d14, d5}, false, al, "F32 d31 d14 d5", "F32_d31_d14_d5"},
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D | test-assembler-cond-dt-drt-drd-drn-drm-float-not-f16-t32.cc | 101 {{F64, d31, d7, d1}, false, al, "F64 d31 d7 d1", "F64_d31_d7_d1"}, 143 {{F64, d31, d28, d16}, false, al, "F64 d31 d28 d16", "F64_d31_d28_d16"}, 154 {{F64, d5, d26, d31}, false, al, "F64 d5 d26 d31", "F64_d5_d26_d31"}, 167 {{F64, d2, d17, d31}, false, al, "F64 d2 d17 d31", "F64_d2_d17_d31"}, 173 {{F32, d13, d31, d5}, false, al, "F32 d13 d31 d5", "F32_d13_d31_d5"}, 177 {{F64, d31, d1, d29}, false, al, "F64 d31 d1 d29", "F64_d31_d1_d29"}, 196 {{F32, d6, d31, d23}, false, al, "F32 d6 d31 d23", "F32_d6_d31_d23"}};
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D | test-assembler-cond-dt-drt-drd-drn-drm-float-not-f16-a32.cc | 101 {{F64, d31, d7, d1}, false, al, "F64 d31 d7 d1", "F64_d31_d7_d1"}, 143 {{F64, d31, d28, d16}, false, al, "F64 d31 d28 d16", "F64_d31_d28_d16"}, 154 {{F64, d5, d26, d31}, false, al, "F64 d5 d26 d31", "F64_d5_d26_d31"}, 167 {{F64, d2, d17, d31}, false, al, "F64 d2 d17 d31", "F64_d2_d17_d31"}, 173 {{F32, d13, d31, d5}, false, al, "F32 d13 d31 d5", "F32_d13_d31_d5"}, 177 {{F64, d31, d1, d29}, false, al, "F64 d31 d1 d29", "F64_d31_d1_d29"}, 196 {{F32, d6, d31, d23}, false, al, "F32 d6 d31 d23", "F32_d6_d31_d23"}};
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/external/libhevc/common/arm/ |
D | ihevc_intra_pred_chroma_dc.s | 129 vld2.s8 {d30,d31}, [r6]! @load from src[nt] 137 vpaddl.u8 d3, d31 157 vld2.s8 {d30,d31}, [r6]! @load from src[nt] 159 vpaddl.u8 d3, d31 252 vld2.s8 {d30,d31},[r6] @load from src[nt] 256 vshl.i64 d2,d31,#32
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