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156 #define VGA_SR_INDEX (dev_priv->info->display_mmio_offset + 0x3c4)
158 #define VGA_SR_DATA (dev_priv->info->display_mmio_offset + 0x3c5)
946 #define _DPLL_A (dev_priv->info->display_mmio_offset + 0x6014)
947 #define _DPLL_B (dev_priv->info->display_mmio_offset + 0x6018)
1006 #define _DPLL_A_MD (dev_priv->info->display_mmio_offset + 0x601c) /* 965+ only */
1043 #define _DPLL_B_MD (dev_priv->info->display_mmio_offset + 0x6020) /* 965+ only */
1193 #define _PALETTE_A (dev_priv->info->display_mmio_offset + 0xa000)
1194 #define _PALETTE_B (dev_priv->info->display_mmio_offset + 0xa800)
1566 #define _HTOTAL_A (dev_priv->info->display_mmio_offset + 0x60000)
1567 #define _HBLANK_A (dev_priv->info->display_mmio_offset + 0x60004)
1568 #define _HSYNC_A (dev_priv->info->display_mmio_offset + 0x60008)
1569 #define _VTOTAL_A (dev_priv->info->display_mmio_offset + 0x6000c)
1570 #define _VBLANK_A (dev_priv->info->display_mmio_offset + 0x60010)
1571 #define _VSYNC_A (dev_priv->info->display_mmio_offset + 0x60014)
1572 #define _PIPEASRC (dev_priv->info->display_mmio_offset + 0x6001c)
1573 #define _BCLRPAT_A (dev_priv->info->display_mmio_offset + 0x60020)
1574 #define _VSYNCSHIFT_A (dev_priv->info->display_mmio_offset + 0x60028)
1577 #define _HTOTAL_B (dev_priv->info->display_mmio_offset + 0x61000)
1578 #define _HBLANK_B (dev_priv->info->display_mmio_offset + 0x61004)
1579 #define _HSYNC_B (dev_priv->info->display_mmio_offset + 0x61008)
1580 #define _VTOTAL_B (dev_priv->info->display_mmio_offset + 0x6100c)
1581 #define _VBLANK_B (dev_priv->info->display_mmio_offset + 0x61010)
1582 #define _VSYNC_B (dev_priv->info->display_mmio_offset + 0x61014)
1583 #define _PIPEBSRC (dev_priv->info->display_mmio_offset + 0x6101c)
1584 #define _BCLRPAT_B (dev_priv->info->display_mmio_offset + 0x61020)
1585 #define _VSYNCSHIFT_B (dev_priv->info->display_mmio_offset + 0x61028)
1646 #define PORT_HOTPLUG_EN (dev_priv->info->display_mmio_offset + 0x61110)
1676 #define PORT_HOTPLUG_STAT (dev_priv->info->display_mmio_offset + 0x61114)
1929 #define PFIT_CONTROL (dev_priv->info->display_mmio_offset + 0x61230)
1947 #define PFIT_PGM_RATIOS (dev_priv->info->display_mmio_offset + 0x61234)
1959 #define PFIT_AUTO_RATIOS (dev_priv->info->display_mmio_offset + 0x61238)
1962 #define BLC_PWM_CTL2 (dev_priv->info->display_mmio_offset + 0x61250) /* 965+ only */
1981 #define BLC_PWM_CTL (dev_priv->info->display_mmio_offset + 0x61254)
2003 #define BLC_HIST_CTL (dev_priv->info->display_mmio_offset + 0x61260)
2687 #define _PIPEADSL (dev_priv->info->display_mmio_offset + 0x70000)
2690 #define _PIPEACONF (dev_priv->info->display_mmio_offset + 0x70008)
2731 #define _PIPEASTAT (dev_priv->info->display_mmio_offset + 0x70024)
2818 #define DSPFW1 (dev_priv->info->display_mmio_offset + 0x70034)
2826 #define DSPFW2 (dev_priv->info->display_mmio_offset + 0x70038)
2830 #define DSPFW3 (dev_priv->info->display_mmio_offset + 0x7003c)
2838 #define DSPFW4 (dev_priv->info->display_mmio_offset + 0x70070)
2839 #define DSPFW7 (dev_priv->info->display_mmio_offset + 0x7007c)
2994 #define _PIPEAFRAMEHIGH (dev_priv->info->display_mmio_offset + 0x70040)
2997 #define _PIPEAFRAMEPIXEL (dev_priv->info->display_mmio_offset + 0x70044)
3008 #define _CURACNTR (dev_priv->info->display_mmio_offset + 0x70080)
3030 #define _CURABASE (dev_priv->info->display_mmio_offset + 0x70084)
3031 #define _CURAPOS (dev_priv->info->display_mmio_offset + 0x70088)
3037 #define _CURBCNTR (dev_priv->info->display_mmio_offset + 0x700c0)
3038 #define _CURBBASE (dev_priv->info->display_mmio_offset + 0x700c4)
3039 #define _CURBPOS (dev_priv->info->display_mmio_offset + 0x700c8)
3054 #define _DSPACNTR (dev_priv->info->display_mmio_offset + 0x70180)
3088 #define _DSPAADDR (dev_priv->info->display_mmio_offset + 0x70184)
3089 #define _DSPASTRIDE (dev_priv->info->display_mmio_offset + 0x70188)
3090 #define _DSPAPOS (dev_priv->info->display_mmio_offset + 0x7018C) /* reserved */
3091 #define _DSPASIZE (dev_priv->info->display_mmio_offset + 0x70190)
3092 #define _DSPASURF (dev_priv->info->display_mmio_offset + 0x7019C) /* 965+ only */
3093 #define _DSPATILEOFF (dev_priv->info->display_mmio_offset + 0x701A4) /* 965+ only */
3094 #define _DSPAOFFSET (dev_priv->info->display_mmio_offset + 0x701A4) /* HSW */
3095 #define _DSPASURFLIVE (dev_priv->info->display_mmio_offset + 0x701AC)
3116 #define SWF00 (dev_priv->info->display_mmio_offset + 0x71410)
3117 #define SWF01 (dev_priv->info->display_mmio_offset + 0x71414)
3118 #define SWF02 (dev_priv->info->display_mmio_offset + 0x71418)
3119 #define SWF03 (dev_priv->info->display_mmio_offset + 0x7141c)
3120 #define SWF04 (dev_priv->info->display_mmio_offset + 0x71420)
3121 #define SWF05 (dev_priv->info->display_mmio_offset + 0x71424)
3122 #define SWF06 (dev_priv->info->display_mmio_offset + 0x71428)
3123 #define SWF10 (dev_priv->info->display_mmio_offset + 0x70410)
3124 #define SWF11 (dev_priv->info->display_mmio_offset + 0x70414)
3125 #define SWF14 (dev_priv->info->display_mmio_offset + 0x71420)
3126 #define SWF30 (dev_priv->info->display_mmio_offset + 0x72414)
3127 #define SWF31 (dev_priv->info->display_mmio_offset + 0x72418)
3128 #define SWF32 (dev_priv->info->display_mmio_offset + 0x7241c)
3131 #define _PIPEBDSL (dev_priv->info->display_mmio_offset + 0x71000)
3132 #define _PIPEBCONF (dev_priv->info->display_mmio_offset + 0x71008)
3133 #define _PIPEBSTAT (dev_priv->info->display_mmio_offset + 0x71024)
3134 #define _PIPEBFRAMEHIGH (dev_priv->info->display_mmio_offset + 0x71040)
3135 #define _PIPEBFRAMEPIXEL (dev_priv->info->display_mmio_offset + 0x71044)
3141 #define _DSPBCNTR (dev_priv->info->display_mmio_offset + 0x71180)
3146 #define _DSPBADDR (dev_priv->info->display_mmio_offset + 0x71184)
3147 #define _DSPBSTRIDE (dev_priv->info->display_mmio_offset + 0x71188)
3148 #define _DSPBPOS (dev_priv->info->display_mmio_offset + 0x7118C)
3149 #define _DSPBSIZE (dev_priv->info->display_mmio_offset + 0x71190)
3150 #define _DSPBSURF (dev_priv->info->display_mmio_offset + 0x7119C)
3151 #define _DSPBTILEOFF (dev_priv->info->display_mmio_offset + 0x711A4)
3152 #define _DSPBOFFSET (dev_priv->info->display_mmio_offset + 0x711A4)
3153 #define _DSPBSURFLIVE (dev_priv->info->display_mmio_offset + 0x711AC)
3402 #define _PIPEA_DATA_M1 (dev_priv->info->display_mmio_offset + 0x60030)
3404 #define _PIPEA_DATA_N1 (dev_priv->info->display_mmio_offset + 0x60034)
3407 #define _PIPEA_DATA_M2 (dev_priv->info->display_mmio_offset + 0x60038)
3409 #define _PIPEA_DATA_N2 (dev_priv->info->display_mmio_offset + 0x6003c)
3412 #define _PIPEA_LINK_M1 (dev_priv->info->display_mmio_offset + 0x60040)
3414 #define _PIPEA_LINK_N1 (dev_priv->info->display_mmio_offset + 0x60044)
3417 #define _PIPEA_LINK_M2 (dev_priv->info->display_mmio_offset + 0x60048)
3419 #define _PIPEA_LINK_N2 (dev_priv->info->display_mmio_offset + 0x6004c)
3424 #define _PIPEB_DATA_M1 (dev_priv->info->display_mmio_offset + 0x61030)
3425 #define _PIPEB_DATA_N1 (dev_priv->info->display_mmio_offset + 0x61034)
3427 #define _PIPEB_DATA_M2 (dev_priv->info->display_mmio_offset + 0x61038)
3428 #define _PIPEB_DATA_N2 (dev_priv->info->display_mmio_offset + 0x6103c)
3430 #define _PIPEB_LINK_M1 (dev_priv->info->display_mmio_offset + 0x61040)
3431 #define _PIPEB_LINK_N1 (dev_priv->info->display_mmio_offset + 0x61044)
3433 #define _PIPEB_LINK_M2 (dev_priv->info->display_mmio_offset + 0x61048)
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4446 #define G4X_AUD_VID_DID (dev_priv->info->display_mmio_offset + 0x62020)