Lines Matching refs:regptr
159 #define regptr(addr) (KSEG1ADDR(addr))
161 #define regptr(addr) ((volatile u32 *const)(KSEG1ADDR(addr))) macro
171 #define DEV_ID_REG regptr(MSP_SLP_BASE + 0x00)
173 #define FWR_ID_REG regptr(MSP_SLP_BASE + 0x04)
175 #define SYS_ID_REG0 regptr(MSP_SLP_BASE + 0x08)
177 #define SYS_ID_REG1 regptr(MSP_SLP_BASE + 0x0C)
181 #define RST_STS_REG regptr(MSP_SLP_BASE + 0x10)
183 #define RST_SET_REG regptr(MSP_SLP_BASE + 0x14)
185 #define RST_CLR_REG regptr(MSP_SLP_BASE + 0x18)
189 #define PCI_SLP_REG regptr(MSP_SLP_BASE + 0x1C)
191 #define URT_SLP_REG regptr(MSP_SLP_BASE + 0x20)
195 #define PLL1_SLP_REG regptr(MSP_SLP_BASE + 0x2C)
197 #define PLL0_SLP_REG regptr(MSP_SLP_BASE + 0x30)
199 #define MIPS_SLP_REG regptr(MSP_SLP_BASE + 0x34)
201 #define VE_SLP_REG regptr(MSP_SLP_BASE + 0x38)
204 #define MSB_SLP_REG regptr(MSP_SLP_BASE + 0x40)
206 #define SMAC_SLP_REG regptr(MSP_SLP_BASE + 0x44)
208 #define PERF_SLP_REG regptr(MSP_SLP_BASE + 0x48)
212 #define SLP_INT_STS_REG regptr(MSP_SLP_BASE + 0x70)
214 #define SLP_INT_MSK_REG regptr(MSP_SLP_BASE + 0x74)
216 #define SE_MBOX_REG regptr(MSP_SLP_BASE + 0x78)
218 #define VE_MBOX_REG regptr(MSP_SLP_BASE + 0x7C)
222 #define CS0_CNFG_REG regptr(MSP_SLP_BASE + 0x80)
224 #define CS0_ADDR_REG regptr(MSP_SLP_BASE + 0x84)
226 #define CS0_MASK_REG regptr(MSP_SLP_BASE + 0x88)
228 #define CS0_ACCESS_REG regptr(MSP_SLP_BASE + 0x8C)
231 #define CS1_CNFG_REG regptr(MSP_SLP_BASE + 0x90)
233 #define CS1_ADDR_REG regptr(MSP_SLP_BASE + 0x94)
235 #define CS1_MASK_REG regptr(MSP_SLP_BASE + 0x98)
237 #define CS1_ACCESS_REG regptr(MSP_SLP_BASE + 0x9C)
240 #define CS2_CNFG_REG regptr(MSP_SLP_BASE + 0xA0)
242 #define CS2_ADDR_REG regptr(MSP_SLP_BASE + 0xA4)
244 #define CS2_MASK_REG regptr(MSP_SLP_BASE + 0xA8)
246 #define CS2_ACCESS_REG regptr(MSP_SLP_BASE + 0xAC)
249 #define CS3_CNFG_REG regptr(MSP_SLP_BASE + 0xB0)
251 #define CS3_ADDR_REG regptr(MSP_SLP_BASE + 0xB4)
253 #define CS3_MASK_REG regptr(MSP_SLP_BASE + 0xB8)
255 #define CS3_ACCESS_REG regptr(MSP_SLP_BASE + 0xBC)
258 #define CS4_CNFG_REG regptr(MSP_SLP_BASE + 0xC0)
260 #define CS4_ADDR_REG regptr(MSP_SLP_BASE + 0xC4)
262 #define CS4_MASK_REG regptr(MSP_SLP_BASE + 0xC8)
264 #define CS4_ACCESS_REG regptr(MSP_SLP_BASE + 0xCC)
267 #define CS5_CNFG_REG regptr(MSP_SLP_BASE + 0xD0)
269 #define CS5_ADDR_REG regptr(MSP_SLP_BASE + 0xD4)
271 #define CS5_MASK_REG regptr(MSP_SLP_BASE + 0xD8)
273 #define CS5_ACCESS_REG regptr(MSP_SLP_BASE + 0xDC)
277 #define ELB_1PC_EN_REG regptr(MSP_SLP_BASE + 0xEC)
281 #define ELB_CLK_CFG_REG regptr(MSP_SLP_BASE + 0xFC)
285 #define UART0_STATUS_REG regptr(MSP_UART0_BASE + 0x0c0)
287 #define UART1_STATUS_REG regptr(MSP_UART1_BASE + 0x170)
291 #define PERF_MON_CTRL_REG regptr(MSP_SLP_BASE + 0x140)
293 #define PERF_MON_CLR_REG regptr(MSP_SLP_BASE + 0x144)
295 #define PERF_MON_CNTH_REG regptr(MSP_SLP_BASE + 0x148)
297 #define PERF_MON_CNTL_REG regptr(MSP_SLP_BASE + 0x14C)
301 #define SYS_CTRL_REG regptr(MSP_SLP_BASE + 0x150)
303 #define SYS_ERR1_REG regptr(MSP_SLP_BASE + 0x154)
305 #define SYS_ERR2_REG regptr(MSP_SLP_BASE + 0x158)
307 #define SYS_INT_CFG_REG regptr(MSP_SLP_BASE + 0x15C)
311 #define VE_MEM_REG regptr(MSP_SLP_BASE + 0x17C)
315 #define CPU_ERR1_REG regptr(MSP_SLP_BASE + 0x180)
317 #define CPU_ERR2_REG regptr(MSP_SLP_BASE + 0x184)
321 #define EXTENDED_GPIO1_REG regptr(MSP_SLP_BASE + 0x188)
322 #define EXTENDED_GPIO2_REG regptr(MSP_SLP_BASE + 0x18c)
327 #define SLP_ERR_STS_REG regptr(MSP_SLP_BASE + 0x190)
329 #define SLP_ERR_MSK_REG regptr(MSP_SLP_BASE + 0x194)
331 #define SLP_ELB_ERST_REG regptr(MSP_SLP_BASE + 0x198)
333 #define SLP_BOOT_STS_REG regptr(MSP_SLP_BASE + 0x19C)
337 #define CS0_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A0)
339 #define CS1_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A4)
341 #define CS2_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A8)
343 #define CS3_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1AC)
346 #define CS5_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1B4)
350 #define PLL_LOCK_REG regptr(MSP_SLP_BASE + 0x200)
352 #define PLL_ARST_REG regptr(MSP_SLP_BASE + 0x204)
354 #define PLL0_ADJ_REG regptr(MSP_SLP_BASE + 0x208)
356 #define PLL1_ADJ_REG regptr(MSP_SLP_BASE + 0x20C)
366 #define PER_CTRL_REG regptr(MSP_PER_BASE + 0x50)
368 #define PER_STS_REG regptr(MSP_PER_BASE + 0x54)
372 #define SMPI_TX_SZ_REG regptr(MSP_PER_BASE + 0x58)
374 #define SMPI_RX_SZ_REG regptr(MSP_PER_BASE + 0x5C)
376 #define SMPI_CTL_REG regptr(MSP_PER_BASE + 0x60)
378 #define SMPI_MS_REG regptr(MSP_PER_BASE + 0x64)
380 #define SMPI_CORE_DATA_REG regptr(MSP_PER_BASE + 0xC0)
382 #define SMPI_CORE_CTRL_REG regptr(MSP_PER_BASE + 0xC4)
384 #define SMPI_CORE_STAT_REG regptr(MSP_PER_BASE + 0xC8)
386 #define SMPI_CORE_SSEL_REG regptr(MSP_PER_BASE + 0xCC)
388 #define SMPI_FIFO_REG regptr(MSP_PER_BASE + 0xD0)
392 #define PER_ERR_STS_REG regptr(MSP_PER_BASE + 0x70)
394 #define PER_ERR_MSK_REG regptr(MSP_PER_BASE + 0x74)
396 #define PER_HDR1_REG regptr(MSP_PER_BASE + 0x78)
398 #define PER_HDR2_REG regptr(MSP_PER_BASE + 0x7C)
402 #define PER_INT_STS_REG regptr(MSP_PER_BASE + 0x80)
404 #define PER_INT_MSK_REG regptr(MSP_PER_BASE + 0x84)
406 #define GPIO_INT_STS_REG regptr(MSP_PER_BASE + 0x88)
408 #define GPIO_INT_MSK_REG regptr(MSP_PER_BASE + 0x8C)
412 #define POLO_GPIO_DAT1_REG regptr(MSP_PER_BASE + 0x0E0)
414 #define POLO_GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x0E4)
416 #define POLO_GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x0E8)
418 #define POLO_GPIO_OD1_REG regptr(MSP_PER_BASE + 0x0EC)
420 #define POLO_GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x170)
422 #define POLO_GPIO_DAT2_REG regptr(MSP_PER_BASE + 0x174)
424 #define POLO_GPIO_DAT3_REG regptr(MSP_PER_BASE + 0x178)
426 #define POLO_GPIO_DAT4_REG regptr(MSP_PER_BASE + 0x17C)
428 #define POLO_GPIO_DAT5_REG regptr(MSP_PER_BASE + 0x180)
430 #define POLO_GPIO_DAT6_REG regptr(MSP_PER_BASE + 0x184)
432 #define POLO_GPIO_DAT7_REG regptr(MSP_PER_BASE + 0x188)
434 #define POLO_GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
436 #define POLO_GPIO_CFG5_REG regptr(MSP_PER_BASE + 0x190)
438 #define POLO_GPIO_CFG6_REG regptr(MSP_PER_BASE + 0x194)
440 #define POLO_GPIO_CFG7_REG regptr(MSP_PER_BASE + 0x198)
442 #define POLO_GPIO_OD2_REG regptr(MSP_PER_BASE + 0x19C)
446 #define GPIO_DATA1_REG regptr(MSP_PER_BASE + 0x170)
448 #define GPIO_DATA2_REG regptr(MSP_PER_BASE + 0x174)
450 #define GPIO_DATA3_REG regptr(MSP_PER_BASE + 0x178)
452 #define GPIO_DATA4_REG regptr(MSP_PER_BASE + 0x17C)
454 #define GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x180)
456 #define GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x184)
458 #define GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x188)
460 #define GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
462 #define GPIO_OD_REG regptr(MSP_PER_BASE + 0x190)
470 #define PCI_FLUSH_REG regptr(MSP_CPUIF_BASE + 0x00)
472 #define OCP_ERR1_REG regptr(MSP_CPUIF_BASE + 0x04)
474 #define OCP_ERR2_REG regptr(MSP_CPUIF_BASE + 0x08)
476 #define OCP_STS_REG regptr(MSP_CPUIF_BASE + 0x0C)
478 #define CPUIF_PM_REG regptr(MSP_CPUIF_BASE + 0x10)
480 #define CPUIF_CFG_REG regptr(MSP_CPUIF_BASE + 0x10)
486 #define CIC_EXT_CFG_REG regptr(MSP_CIC_BASE + 0x00)
488 #define CIC_STS_REG regptr(MSP_CIC_BASE + 0x04)
490 #define CIC_VPE0_MSK_REG regptr(MSP_CIC_BASE + 0x08)
492 #define CIC_VPE1_MSK_REG regptr(MSP_CIC_BASE + 0x0C)
494 #define CIC_TC0_MSK_REG regptr(MSP_CIC_BASE + 0x10)
496 #define CIC_TC1_MSK_REG regptr(MSP_CIC_BASE + 0x14)
498 #define CIC_TC2_MSK_REG regptr(MSP_CIC_BASE + 0x18)
500 #define CIC_TC3_MSK_REG regptr(MSP_CIC_BASE + 0x18)
502 #define CIC_TC4_MSK_REG regptr(MSP_CIC_BASE + 0x18)
504 #define CIC_PCIMSI_STS_REG regptr(MSP_CIC_BASE + 0x18)
505 #define CIC_PCIMSI_MSK_REG regptr(MSP_CIC_BASE + 0x18)
506 #define CIC_PCIFLSH_REG regptr(MSP_CIC_BASE + 0x18)
507 #define CIC_VPE0_SWINT_REG regptr(MSP_CIC_BASE + 0x08)
515 #define MEM_CFG1_REG regptr(MSP_MEM_CFG_BASE + 0x00)
516 #define MEM_SS_ADDR regptr(MSP_MEM_CFG_BASE + 0x00)
517 #define MEM_SS_DATA regptr(MSP_MEM_CFG_BASE + 0x04)
518 #define MEM_SS_WRITE regptr(MSP_MEM_CFG_BASE + 0x08)
525 #define PCI_BASE_REG regptr(MSP_PCI_BASE + 0x00)
526 #define PCI_CONFIG_SPACE_REG regptr(MSP_PCI_BASE + 0x800)
527 #define PCI_JTAG_DEVID_REG regptr(MSP_SLP_BASE + 0x13c)