758 	u32 regval;  in dwceqos_mdio_read()  local
762 	regval = DWCEQOS_MDIO_PHYADDR(mii_id) |  in dwceqos_mdio_read()
767 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_read()
789 	u32 regval;  in dwceqos_mdio_write()  local
794 	regval = DWCEQOS_MDIO_PHYADDR(mii_id) |  in dwceqos_mdio_write()
799 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_write()
836 	u32 regval;  in dwceqos_link_down()  local
841 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_down()
842 	regval &= ~DWCEQOS_MAC_LPI_CTRL_STATUS_PLS;  in dwceqos_link_down()
843 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_down()
850 	u32 regval;  in dwceqos_link_up()  local
855 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_up()
856 	regval |= DWCEQOS_MAC_LPI_CTRL_STATUS_PLS;  in dwceqos_link_up()
857 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
867 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_up()
868 		regval &= ~DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_link_up()
869 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
878 	u32 regval;  in dwceqos_set_speed()  local
880 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_CFG);  in dwceqos_set_speed()
881 	regval &= ~(DWCEQOS_MAC_CFG_PS | DWCEQOS_MAC_CFG_FES |  in dwceqos_set_speed()
885 		regval |= DWCEQOS_MAC_CFG_DM;  in dwceqos_set_speed()
887 		regval |= DWCEQOS_MAC_CFG_PS;  in dwceqos_set_speed()
889 		regval |= DWCEQOS_MAC_CFG_PS |  in dwceqos_set_speed()
898 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG, regval);  in dwceqos_set_speed()
1176 	u32 regval;  in dwceqos_dma_enable_txirq()  local
1180 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_enable_txirq()
1181 	regval |= DWCEQOS_DMA_CH0_IE_TIE;  in dwceqos_dma_enable_txirq()
1182 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_txirq()
1188 	u32 regval;  in dwceqos_dma_disable_txirq()  local
1192 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_disable_txirq()
1193 	regval &= ~DWCEQOS_DMA_CH0_IE_TIE;  in dwceqos_dma_disable_txirq()
1194 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_txirq()
1200 	u32 regval;  in dwceqos_dma_enable_rxirq()  local
1204 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_enable_rxirq()
1205 	regval |= DWCEQOS_DMA_CH0_IE_RIE;  in dwceqos_dma_enable_rxirq()
1206 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_rxirq()
1212 	u32 regval;  in dwceqos_dma_disable_rxirq()  local
1216 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_disable_rxirq()
1217 	regval &= ~DWCEQOS_DMA_CH0_IE_RIE;  in dwceqos_dma_disable_rxirq()
1218 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_rxirq()
1398 	u32 regval;  in dwceqos_set_rx_flowcontrol()  local
1403 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_RX_FLOW_CTRL);  in dwceqos_set_rx_flowcontrol()
1405 		regval |= DWCEQOS_MAC_RX_FLOW_CTRL_RFE;  in dwceqos_set_rx_flowcontrol()
1407 		regval &= ~DWCEQOS_MAC_RX_FLOW_CTRL_RFE;  in dwceqos_set_rx_flowcontrol()
1408 	dwceqos_write(lp, REG_DWCEQOS_MAC_RX_FLOW_CTRL, regval);  in dwceqos_set_rx_flowcontrol()
1415 	u32 regval;  in dwceqos_set_tx_flowcontrol()  local
1421 	regval = dwceqos_read(lp, REG_DWCEQOS_MTL_RXQ0_OPER);  in dwceqos_set_tx_flowcontrol()
1423 		regval |= DWCEQOS_MTL_RXQ_EHFC;  in dwceqos_set_tx_flowcontrol()
1425 		regval &= ~DWCEQOS_MTL_RXQ_EHFC;  in dwceqos_set_tx_flowcontrol()
1427 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_set_tx_flowcontrol()
1430 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW);  in dwceqos_set_tx_flowcontrol()
1432 		regval |= DWCEQOS_MAC_Q0_TX_FLOW_TFE;  in dwceqos_set_tx_flowcontrol()
1434 		regval &= ~DWCEQOS_MAC_Q0_TX_FLOW_TFE;  in dwceqos_set_tx_flowcontrol()
1435 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_set_tx_flowcontrol()
1442 	u32 regval;  in dwceqos_configure_flow_control()  local
1448 	regval = dwceqos_read(lp, REG_DWCEQOS_MTL_RXQ0_OPER);  in dwceqos_configure_flow_control()
1453 	RQS = ((regval >> 20) & 0x3FF) + 1;  in dwceqos_configure_flow_control()
1462 	regval = (regval & 0xFFF000FF) | (RFD << 14) | (RFA << 8);  in dwceqos_configure_flow_control()
1465 		dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_configure_flow_control()
1471 	regval = DWCEQOS_MAC_Q0_TX_FLOW_PT(256) |  in dwceqos_configure_flow_control()
1474 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_configure_flow_control()
1534 	u32 regval;  in dwceqos_init_hw()  local
1545 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_TXDESC_TAIL);  in dwceqos_init_hw()
1546 	buswidth = (regval ^ 0xF) + 1;  in dwceqos_init_hw()
1568 		regval = DWCEQOS_DMA_CH_CTRL_PBL(lp->bus_cfg.tx_pbl);  in dwceqos_init_hw()
1570 		regval = DWCEQOS_DMA_CH_CTRL_PBL(2);  in dwceqos_init_hw()
1574 		regval |= DWCEQOS_DMA_CH_TX_TSE;  in dwceqos_init_hw()
1576 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL, regval);  in dwceqos_init_hw()
1579 		regval = DWCEQOS_DMA_CH_CTRL_PBL(lp->bus_cfg.rx_pbl);  in dwceqos_init_hw()
1581 		regval = DWCEQOS_DMA_CH_CTRL_PBL(2);  in dwceqos_init_hw()
1583 	regval |= DWCEQOS_DMA_CH_RX_CTRL_BUFSIZE(DWCEQOS_DWCEQOS_RX_BUF_SIZE);  in dwceqos_init_hw()
1584 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1586 	regval |= DWCEQOS_DMA_CH_CTRL_START;  in dwceqos_init_hw()
1587 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1590 	regval = DWCEQOS_MTL_SCHALG_STRICT;  in dwceqos_init_hw()
1591 	dwceqos_write(lp, REG_DWCEQOS_MTL_OPER, regval);  in dwceqos_init_hw()
1593 	regval = DWCEQOS_MTL_TXQ_SIZE(  in dwceqos_init_hw()
1597 	dwceqos_write(lp, REG_DWCEQOS_MTL_TXQ0_OPER, regval);  in dwceqos_init_hw()
1599 	regval = DWCEQOS_MTL_RXQ_SIZE(  in dwceqos_init_hw()
1602 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_init_hw()
1632 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL);  in dwceqos_init_hw()
1634 		      regval | DWCEQOS_DMA_CH_CTRL_START);  in dwceqos_init_hw()
1637 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_CFG);  in dwceqos_init_hw()
1639 		      regval | DWCEQOS_MAC_CFG_TE | DWCEQOS_MAC_CFG_RE);  in dwceqos_init_hw()
2265 	u32 regval = 0;  in dwceqos_set_rx_mode()  local
2274 		regval = DWCEQOS_MAC_PKT_FILT_PR;  in dwceqos_set_rx_mode()
2277 		regval = DWCEQOS_MAC_PKT_FILT_PM;  in dwceqos_set_rx_mode()
2281 		regval = DWCEQOS_MAC_PKT_FILT_HMC;  in dwceqos_set_rx_mode()
2298 		regval |= DWCEQOS_MAC_PKT_FILT_PR;  in dwceqos_set_rx_mode()
2307 	dwceqos_write(lp, REG_DWCEQOS_MAC_PKT_FILT, regval);  in dwceqos_set_rx_mode()
2678 		u32 regval;  in dwceqos_get_eee()  local
2680 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_get_eee()
2683 			    dwceqos_get_rx_lpi_state(regval),  in dwceqos_get_eee()
2684 			    dwceqos_get_tx_lpi_state(regval));  in dwceqos_get_eee()
2693 	u32 regval;  in dwceqos_set_eee()  local
2715 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_set_eee()
2716 		regval |= DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_set_eee()
2718 			regval |= DWCEQOS_MAC_LPI_CTRL_STATUS_LPITCSE;  in dwceqos_set_eee()
2719 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()
2723 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_set_eee()
2724 		regval &= ~DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_set_eee()
2725 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()