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Searched refs:PCIE_LC_LINK_WIDTH_CNTL (Results 1 – 15 of 15) sorted by relevance

/drivers/gpu/drm/radeon/
Drv770.c2046 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2048 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2049 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2056 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2059 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2092 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2098 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
Dr600.c4531 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4533 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4534 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4540 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4543 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4596 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4602 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
Devergreen.c5952 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_pcie_gen2_enable()
5954 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in evergreen_pcie_gen2_enable()
5973 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_pcie_gen2_enable()
5979 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in evergreen_pcie_gen2_enable()
6103 data = orig = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_program_aspm()
6107 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in evergreen_program_aspm()
Drv770d.h943 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dnid.h1092 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dsid.h1499 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dcikd.h362 #define PCIE_LC_LINK_WIDTH_CNTL 0x100100A2 /* PCIE */ macro
Dsi.c7576 tmp = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_pcie_gen3_enable()
7581 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, tmp); in si_pcie_gen3_enable()
7771 orig = data = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_program_aspm()
7775 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in si_program_aspm()
Devergreend.h1477 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dcik.c9582 tmp = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in cik_pcie_gen3_enable()
9587 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, tmp); in cik_pcie_gen3_enable()
9740 orig = data = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in cik_program_aspm()
9744 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in cik_program_aspm()
Dr600d.h894 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dci_dpm.c4809 link_width = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL) & LC_LINK_WIDTH_RD_MASK; in ci_get_current_pcie_lane_number()
/drivers/gpu/drm/amd/amdgpu/
Dsi.c1417 tmp = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_pcie_gen3_enable()
1422 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, tmp); in si_pcie_gen3_enable()
1650 orig = data = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_program_aspm()
1654 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in si_program_aspm()
/drivers/gpu/drm/amd/include/asic_reg/si/
Dsid.h1563 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
/drivers/gpu/drm/amd/powerplay/hwmgr/
Dsmu7_hwmgr.c144 PCIE_LC_LINK_WIDTH_CNTL, LC_LINK_WIDTH_RD); in smu7_get_current_pcie_lane_number()