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Searched defs:mask_sh (Results 1 – 25 of 77) sorted by relevance

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/drivers/gpu/drm/amd/display/dc/dce/
Ddce_mem_input.h158 #define MI_GFX6_TILE_MASK_SH_LIST(mask_sh, blk)\ argument
169 #define MI_GFX8_TILE_MASK_SH_LIST(mask_sh, blk)\ argument
180 #define MI_DCP_MASK_SH_LIST(mask_sh, blk)\ argument
205 #define MI_DCP_MASK_SH_LIST_DCE6(mask_sh, blk)\ argument
229 #define MI_DCP_DCE11_MASK_SH_LIST(mask_sh, blk)\ argument
232 #define MI_DCP_PTE_MASK_SH_LIST(mask_sh, blk)\ argument
240 #define MI_DMIF_PG_MASK_SH_LIST_DCE6(mask_sh, blk)\ argument
249 #define MI_DMIF_PG_MASK_SH_DCE6(mask_sh, blk)\ argument
259 #define MI_DCE6_MASK_SH_LIST(mask_sh)\ argument
266 #define MI_DMIF_PG_MASK_SH_LIST(mask_sh, blk)\ argument
[all …]
Ddce_hwseq.h649 #define HWSEQ_DCEF_MASK_SH_LIST(mask_sh, blk)\ argument
653 #define HWSEQ_BLND_MASK_SH_LIST(mask_sh, blk)\ argument
664 #define HWSEQ_PIXEL_RATE_MASK_SH_LIST(mask_sh, blk)\ argument
668 #define HWSEQ_PHYPLL_MASK_SH_LIST(mask_sh, blk)\ argument
673 #define HWSEQ_DCE6_MASK_SH_LIST(mask_sh)\ argument
678 #define HWSEQ_DCE8_MASK_SH_LIST(mask_sh)\ argument
686 #define HWSEQ_DCE10_MASK_SH_LIST(mask_sh)\ argument
691 #define HWSEQ_DCE11_MASK_SH_LIST(mask_sh)\ argument
696 #define HWSEQ_DCE112_MASK_SH_LIST(mask_sh)\ argument
700 #define HWSEQ_GFX9_DCHUB_MASK_SH_LIST(mask_sh)\ argument
[all …]
Ddce_opp.h98 #define OPP_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh)\ argument
134 #define OPP_COMMON_MASK_SH_LIST_DCE_110(mask_sh)\ argument
140 #define OPP_COMMON_MASK_SH_LIST_DCE_100(mask_sh)\ argument
146 #define OPP_COMMON_MASK_SH_LIST_DCE_112(mask_sh)\ argument
157 #define OPP_COMMON_MASK_SH_LIST_DCE_80(mask_sh)\ argument
160 #define OPP_COMMON_MASK_SH_LIST_DCE_120(mask_sh)\ argument
206 #define OPP_COMMON_MASK_SH_LIST_DCE_60(mask_sh)\ argument
Ddce_abm.h118 #define ABM_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
124 #define ABM_MASK_SH_LIST_DCE110(mask_sh) \ argument
155 #define ABM_MASK_SH_LIST_DCN10(mask_sh) \ argument
186 #define ABM_MASK_SH_LIST_DCN20(mask_sh) ABM_MASK_SH_LIST_DCE110(mask_sh) argument
188 #define ABM_MASK_SH_LIST_DCN30(mask_sh) ABM_MASK_SH_LIST_DCN10(mask_sh) argument
Ddce_aux.h93 #define DCE10_AUX_MASK_SH_LIST(mask_sh)\ argument
115 #define DCE_AUX_MASK_SH_LIST(mask_sh)\ argument
139 #define DCE12_AUX_MASK_SH_LIST(mask_sh)\ argument
165 #define DCN10_AUX_MASK_SH_LIST(mask_sh)\ argument
191 #define DCN_AUX_MASK_SH_LIST(mask_sh)\ argument
Ddce_ipp.h67 #define IPP_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
106 #define IPP_DCE100_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
110 #define IPP_DCE120_MASK_SH_LIST_SOC_BASE(mask_sh) \ argument
151 #define IPP_DCE60_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
Ddce_dmcu.h103 #define DMCU_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
131 #define DMCU_MASK_SH_LIST_DCE60(mask_sh) \ argument
149 #define DMCU_MASK_SH_LIST_DCE80(mask_sh) \ argument
167 #define DMCU_MASK_SH_LIST_DCE110(mask_sh) \ argument
172 #define DMCU_MASK_SH_LIST_DCN10(mask_sh) \ argument
Ddce_clock_source.h48 #define CS_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh)\ argument
54 #define CS_COMMON_MASK_SH_LIST_DCE_112(mask_sh)\ argument
155 #define CS_COMMON_MASK_SH_LIST_DCN2_0(mask_sh)\ argument
178 #define CS_COMMON_MASK_SH_LIST_DCN1_0(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/dcn30/
Ddcn30_optc.h112 #define OPTC_COMMON_MASK_SH_LIST_DCN3_BASE(mask_sh)\ argument
240 #define OPTC_COMMON_MASK_SH_LIST_DCN3_0(mask_sh)\ argument
276 #define OPTC_COMMON_MASK_SH_LIST_DCN30(mask_sh)\ argument
Ddcn30_dccg.h49 #define DCCG_MASK_SH_LIST_DCN3AG(mask_sh) \ argument
60 #define DCCG_MASK_SH_LIST_DCN3(mask_sh) \ argument
Ddcn30_hubp.h37 #define HUBP_MASK_SH_LIST_DCN30_BASE(mask_sh)\ argument
50 #define HUBP_MASK_SH_LIST_DCN30(mask_sh)\ argument
Ddcn30_dio_link_encoder.h57 #define LINK_ENCODER_MASK_SH_LIST_DCN30(mask_sh) \ argument
60 #define DPCS_DCN3_MASK_SH_LIST(mask_sh)\ argument
Ddcn30_mpc.h290 #define MPC_COMMON_MASK_SH_LIST_DCN3_0(mask_sh) \ argument
397 #define MPC_COMMON_MASK_SH_LIST_DCN30(mask_sh) \ argument
588 #define MPC_COMMON_MASK_SH_LIST_DCN303(mask_sh) \ argument
Ddcn30_dpp.h177 #define DPP_REG_LIST_SH_MASK_DCN30_COMMON(mask_sh)\ argument
349 #define DPP_REG_LIST_SH_MASK_DCN30_UPDATED(mask_sh)\ argument
381 #define DPP_REG_LIST_SH_MASK_DCN30(mask_sh)\ argument
Ddcn30_hubbub.h34 #define HUBBUB_MASK_SH_LIST_DCN3AG(mask_sh)\ argument
53 #define HUBBUB_MASK_SH_LIST_DCN30(mask_sh)\ argument
Ddcn30_dio_stream_encoder.h113 #define SE_COMMON_MASK_SH_LIST_DCN30_BASE(mask_sh)\ argument
272 #define SE_COMMON_MASK_SH_LIST_DCN30(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/dcn10/
Ddcn10_hubp.h257 #define HUBP_MASK_SH_LIST_DCN_SHARE_COMMON(mask_sh)\ argument
390 #define HUBP_MASK_SH_LIST_DCN_COMMON(mask_sh)\ argument
397 #define HUBP_MASK_SH_LIST_DCN(mask_sh)\ argument
401 #define HUBP_MASK_SH_LIST_DCN_VM(mask_sh)\ argument
413 #define HUBP_MASK_SH_LIST_DCN10(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/dcn20/
Ddcn20_hubp.h69 #define HUBP_MASK_SH_LIST_DCN2_SHARE_COMMON(mask_sh)\ argument
119 #define HUBP_MASK_SH_LIST_DCN2_COMMON(mask_sh)\ argument
126 #define HUBP_MASK_SH_LIST_DCN20(mask_sh)\ argument
Ddcn20_link_encoder.h35 #define UNIPHY_MASK_SH_LIST(mask_sh)\ argument
43 #define DPCS_MASK_SH_LIST(mask_sh)\ argument
152 #define DPCS_DCN2_MASK_SH_LIST(mask_sh)\ argument
174 #define LINK_ENCODER_MASK_SH_LIST_DCN20(mask_sh)\ argument
Ddcn20_dpp.h186 #define TF_REG_LIST_SH_MASK_DCN20_UPDATED(mask_sh)\ argument
209 #define TF_REG_LIST_SH_MASK_DCN20_COMMON(mask_sh)\ argument
545 #define TF_REG_LIST_SH_MASK_DCN20(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/inc/hw/
Dclk_mgr_internal.h117 #define CLK_COMMON_MASK_SH_LIST_DCE_COMMON_BASE(mask_sh) \ argument
122 #define CLK_COMMON_MASK_SH_LIST_DCE60_COMMON_BASE(mask_sh) \ argument
127 #define CLK_COMMON_MASK_SH_LIST_DCN_COMMON_BASE(mask_sh) \ argument
131 #define CLK_MASK_SH_LIST_RV1(mask_sh) \ argument
137 #define CLK_COMMON_MASK_SH_LIST_DCN20_BASE(mask_sh) \ argument
142 #define CLK_MASK_SH_LIST_NV10(mask_sh) \ argument
/drivers/gpu/drm/amd/display/dc/dcn21/
Ddcn21_hubbub.h55 #define HUBBUB_MASK_SH_LIST_HVM(mask_sh) \ argument
101 #define HUBBUB_MASK_SH_LIST_DCN21(mask_sh)\ argument
Ddcn21_link_encoder.h36 #define DPCS_DCN21_MASK_SH_LIST(mask_sh)\ argument
75 #define LINK_ENCODER_MASK_SH_LIST_DCN21(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/dcn301/
Ddcn301_dio_link_encoder.h58 #define LINK_ENCODER_MASK_SH_LIST_DCN301(mask_sh) \ argument
62 #define DPCS_DCN301_MASK_SH_LIST(mask_sh)\ argument
/drivers/gpu/drm/amd/display/dc/dcn31/
Ddcn31_dio_link_encoder.h42 #define LINK_ENCODER_MASK_SH_LIST_DCN31(mask_sh) \ argument
96 #define DPCS_DCN31_MASK_SH_LIST(mask_sh)\ argument

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