1 /*
2 * Copyright (c) 2022 Shenzhen Kaihong Digital Industry Development Co., Ltd.
3 * Licensed under the Apache License, Version 2.0 (the "License");
4 * you may not use this file except in compliance with the License.
5 * You may obtain a copy of the License at
6 *
7 * http://www.apache.org/licenses/LICENSE-2.0
8 *
9 * Unless required by applicable law or agreed to in writing, software
10 * distributed under the License is distributed on an "AS IS" BASIS,
11 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
12 * See the License for the specific language governing permissions and
13 * limitations under the License.
14 */
15
16 #include <stdio.h>
17 #include "los_config.h"
18 #include "gd32f4xx_enet.h"
19 #include "lwip_adapter.h"
20 #include "cmsis_os2.h"
21
22 static __IO UINT32 enet_init_status = 0;
23
enet_gpio_config(void)24 void enet_gpio_config(void)
25 {
26 rcu_periph_clock_enable(RCU_GPIOA);
27 rcu_periph_clock_enable(RCU_GPIOB);
28 rcu_periph_clock_enable(RCU_GPIOC);
29 rcu_periph_clock_enable(RCU_GPIOD);
30 rcu_periph_clock_enable(RCU_GPIOG);
31 rcu_periph_clock_enable(RCU_GPIOH);
32 rcu_periph_clock_enable(RCU_GPIOI);
33
34 gpio_af_set(GPIOA, GPIO_AF_0, GPIO_PIN_8);
35 gpio_mode_set(GPIOA, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_8);
36 gpio_output_options_set(GPIOA, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_8);
37
38 /* enable SYSCFG clock */
39 rcu_periph_clock_enable(RCU_SYSCFG);
40
41 #ifdef RMII_MODE
42 syscfg_enet_phy_interface_config(SYSCFG_ENET_PHY_RMII);
43
44 /* PA1: ETH_RMII_REF_CLK */
45 gpio_mode_set(GPIOA, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_1);
46 gpio_output_options_set(GPIOA, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_1);
47
48 /* PA2: ETH_MDIO */
49 gpio_mode_set(GPIOA, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_2);
50 gpio_output_options_set(GPIOA, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_2);
51
52 /* PA7: ETH_RMII_CRS_DV */
53 gpio_mode_set(GPIOA, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_7);
54 gpio_output_options_set(GPIOA, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_7);
55
56 gpio_af_set(GPIOA, GPIO_AF_11, GPIO_PIN_1);
57 gpio_af_set(GPIOA, GPIO_AF_11, GPIO_PIN_2);
58 gpio_af_set(GPIOA, GPIO_AF_11, GPIO_PIN_7);
59
60 /* PB11: ETH_RMII_TX_EN */
61 gpio_mode_set(GPIOB, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_11);
62 gpio_output_options_set(GPIOB, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_11);
63
64 /* PB12: ETH_RMII_TXD0 */
65 gpio_mode_set(GPIOB, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_12);
66 gpio_output_options_set(GPIOB, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_12);
67
68 /* PB13: ETH_RMII_TXD1 */
69 gpio_mode_set(GPIOB, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_13);
70 gpio_output_options_set(GPIOB, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_13);
71
72 gpio_af_set(GPIOB, GPIO_AF_11, GPIO_PIN_11);
73 gpio_af_set(GPIOB, GPIO_AF_11, GPIO_PIN_12);
74 gpio_af_set(GPIOB, GPIO_AF_11, GPIO_PIN_13);
75
76 /* PC1: ETH_MDC */
77 gpio_mode_set(GPIOC, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_1);
78 gpio_output_options_set(GPIOC, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_1);
79
80 /* PC4: ETH_RMII_RXD0 */
81 gpio_mode_set(GPIOC, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_4);
82 gpio_output_options_set(GPIOC, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_4);
83
84 /* PC5: ETH_RMII_RXD1 */
85 gpio_mode_set(GPIOC, GPIO_MODE_AF, GPIO_PUPD_NONE, GPIO_PIN_5);
86 gpio_output_options_set(GPIOC, GPIO_OTYPE_PP, GPIO_OSPEED_MAX, GPIO_PIN_5);
87
88 gpio_af_set(GPIOC, GPIO_AF_11, GPIO_PIN_1);
89 gpio_af_set(GPIOC, GPIO_AF_11, GPIO_PIN_4);
90 gpio_af_set(GPIOC, GPIO_AF_11, GPIO_PIN_5);
91 #endif
92 }
93