Lines Matching +full:0 +full:x4038
35 #define BRCM_PCIE_CAP_REGS 0x00ac
38 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1 0x0188
39 #define PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1_ENDIAN_MODE_BAR2_MASK 0xc
40 #define PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN 0x0
42 #define PCIE_RC_CFG_PRIV1_ID_VAL3 0x043c
43 #define PCIE_RC_CFG_PRIV1_ID_VAL3_CLASS_CODE_MASK 0xffffff
45 #define PCIE_RC_CFG_PRIV1_LINK_CAPABILITY 0x04dc
46 #define PCIE_RC_CFG_PRIV1_LINK_CAPABILITY_ASPM_SUPPORT_MASK 0xc00
48 #define PCIE_RC_DL_MDIO_ADDR 0x1100
49 #define PCIE_RC_DL_MDIO_WR_DATA 0x1104
50 #define PCIE_RC_DL_MDIO_RD_DATA 0x1108
52 #define PCIE_MISC_MISC_CTRL 0x4008
53 #define PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK 0x1000
54 #define PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK 0x2000
55 #define PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK 0x300000
57 #define PCIE_MISC_MISC_CTRL_SCB0_SIZE_MASK 0xf8000000
58 #define PCIE_MISC_MISC_CTRL_SCB1_SIZE_MASK 0x07c00000
59 #define PCIE_MISC_MISC_CTRL_SCB2_SIZE_MASK 0x0000001f
62 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LO 0x400c
66 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_HI 0x4010
70 #define PCIE_MISC_RC_BAR1_CONFIG_LO 0x402c
71 #define PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK 0x1f
73 #define PCIE_MISC_RC_BAR2_CONFIG_LO 0x4034
74 #define PCIE_MISC_RC_BAR2_CONFIG_LO_SIZE_MASK 0x1f
75 #define PCIE_MISC_RC_BAR2_CONFIG_HI 0x4038
77 #define PCIE_MISC_RC_BAR3_CONFIG_LO 0x403c
78 #define PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK 0x1f
80 #define PCIE_MISC_MSI_BAR_CONFIG_LO 0x4044
81 #define PCIE_MISC_MSI_BAR_CONFIG_HI 0x4048
83 #define PCIE_MISC_MSI_DATA_CONFIG 0x404c
84 #define PCIE_MISC_MSI_DATA_CONFIG_VAL_32 0xffe06540
85 #define PCIE_MISC_MSI_DATA_CONFIG_VAL_8 0xfff86540
87 #define PCIE_MISC_PCIE_CTRL 0x4064
88 #define PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK 0x1
89 #define PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK 0x4
91 #define PCIE_MISC_PCIE_STATUS 0x4068
92 #define PCIE_MISC_PCIE_STATUS_PCIE_PORT_MASK 0x80
93 #define PCIE_MISC_PCIE_STATUS_PCIE_DL_ACTIVE_MASK 0x20
94 #define PCIE_MISC_PCIE_STATUS_PCIE_PHYLINKUP_MASK 0x10
95 #define PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK 0x40
97 #define PCIE_MISC_REVISION 0x406c
98 #define BRCM_PCIE_HW_REV_33 0x0303
100 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT 0x4070
101 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_LIMIT_MASK 0xfff00000
102 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_LIMIT_BASE_MASK 0xfff0
106 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI 0x4080
107 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_BASE_HI_BASE_MASK 0xff
111 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI 0x4084
112 #define PCIE_MISC_CPU_2_PCIE_MEM_WIN0_LIMIT_HI_LIMIT_MASK 0xff
116 #define PCIE_MISC_HARD_PCIE_HARD_DEBUG 0x4204
117 #define PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK 0x2
118 #define PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK 0x08000000
121 #define PCIE_INTR2_CPU_BASE 0x4300
122 #define PCIE_MSI_INTR2_BASE 0x4500
124 #define MSI_INT_STATUS 0x0
125 #define MSI_INT_CLR 0x8
126 #define MSI_INT_MASK_SET 0x10
127 #define MSI_INT_MASK_CLR 0x14
129 #define PCIE_EXT_CFG_DATA 0x8000
131 #define PCIE_EXT_CFG_INDEX 0x9000
136 #define PCIE_RGR1_SW_INIT_1_PERST_MASK 0x1
137 #define PCIE_RGR1_SW_INIT_1_PERST_SHIFT 0x0
139 #define RGR1_SW_INIT_1_INIT_GENERIC_MASK 0x2
140 #define RGR1_SW_INIT_1_INIT_GENERIC_SHIFT 0x1
141 #define RGR1_SW_INIT_1_INIT_7278_MASK 0x1
142 #define RGR1_SW_INIT_1_INIT_7278_SHIFT 0x0
145 #define BRCM_NUM_PCIE_OUT_WINS 0x4
148 #define BRCM_INT_PCI_MSI_SHIFT 0
151 #define BRCM_MSI_TARGET_ADDR_LT_4GB 0x0fffffffcULL
152 #define BRCM_MSI_TARGET_ADDR_GT_4GB 0xffffffffcULL
155 #define MDIO_PORT0 0x0
156 #define MDIO_DATA_MASK 0x7fffffff
157 #define MDIO_PORT_MASK 0xf0000
158 #define MDIO_REGAD_MASK 0xffff
159 #define MDIO_CMD_MASK 0xfff00000
160 #define MDIO_CMD_READ 0x1
161 #define MDIO_CMD_WRITE 0x0
162 #define MDIO_DATA_DONE_MASK 0x80000000
163 #define MDIO_RD_DONE(x) (((x) & MDIO_DATA_DONE_MASK) ? 1 : 0)
164 #define MDIO_WT_DONE(x) (((x) & MDIO_DATA_DONE_MASK) ? 0 : 1)
165 #define SSC_REGS_ADDR 0x1100
166 #define SET_ADDR_OFFSET 0x1f
167 #define SSC_CNTL_OFFSET 0x2
168 #define SSC_CNTL_OVRD_EN_MASK 0x8000
169 #define SSC_CNTL_OVRD_VAL_MASK 0x4000
170 #define SSC_STATUS_OFFSET 0x1
171 #define SSC_STATUS_SSC_MASK 0x400
172 #define SSC_STATUS_PLL_LOCK_MASK 0x800
180 #define PCIE_DVT_PMU_PCIE_PHY_CTRL 0xc700
181 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS 0x3
182 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_MASK 0x4
183 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_DIG_RESET_SHIFT 0x2
184 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_MASK 0x2
185 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_RESET_SHIFT 0x1
186 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_MASK 0x1
187 #define PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_PWRDN_SHIFT 0x0
221 [RGR1_SW_INIT_1] = 0x9210,
222 [EXT_CFG_INDEX] = 0x9000,
223 [EXT_CFG_DATA] = 0x9004,
234 [RGR1_SW_INIT_1] = 0xc010,
235 [EXT_CFG_INDEX] = 0x9000,
236 [EXT_CFG_DATA] = 0x9004,
302 return (log2_in - 12) + 0x1c; in brcm_pcie_encode_ibar_size()
307 return 0; in brcm_pcie_encode_ibar_size()
312 u32 pkt = 0; in brcm_pcie_mdio_form_pkt()
332 for (tries = 0; !MDIO_RD_DONE(data) && tries < 10; tries++) { in brcm_pcie_mdio_read()
338 return MDIO_RD_DONE(data) ? 0 : -EIO; in brcm_pcie_mdio_read()
354 for (tries = 0; !MDIO_WT_DONE(data) && tries < 10; tries++) { in brcm_pcie_mdio_write()
359 return MDIO_WT_DONE(data) ? 0 : -EIO; in brcm_pcie_mdio_write()
374 if (ret < 0) in brcm_pcie_set_ssc()
379 if (ret < 0) in brcm_pcie_set_ssc()
386 if (ret < 0) in brcm_pcie_set_ssc()
392 if (ret < 0) in brcm_pcie_set_ssc()
398 return ssc && pll ? 0 : -EIO; in brcm_pcie_set_ssc()
410 lnkctl2 = (lnkctl2 & ~0xf) | gen; in brcm_pcie_set_gen()
500 msg->data = (0xffff & PCIE_MISC_MSI_DATA_CONFIG_VAL_32) | data->hwirq; in brcm_msi_compose_msi_msg()
530 hwirq = bitmap_find_free_region(&msi->used, msi->nr, 0); in brcm_msi_alloc()
539 bitmap_release_region(&msi->used, hwirq, 0); in brcm_msi_free()
551 if (hwirq < 0) in brcm_irq_domain_alloc()
557 return 0; in brcm_irq_domain_alloc()
594 return 0; in brcm_allocate_domains()
622 * The 0 bit of PCIE_MISC_MSI_BAR_CONFIG_LO is repurposed to MSI in brcm_msi_set_regs()
625 writel(lower_32_bits(msi->target_addr) | 0x1, in brcm_msi_set_regs()
641 if (irq <= 0) { in brcm_pcie_enable_msi()
665 msi->legacy_shift = 0; in brcm_pcie_enable_msi()
677 return 0; in brcm_pcie_enable_msi()
701 return ((PCI_SLOT(devfn) & 0x1f) << PCIE_EXT_SLOT_SHIFT) in brcm_pcie_cfg_index()
702 | ((PCI_FUNC(devfn) & 0x07) << PCIE_EXT_FUNC_SHIFT) in brcm_pcie_cfg_index()
714 /* Accesses to the RC go right to the RC registers if slot==0 */ in brcm_pcie_map_conf()
719 idx = brcm_pcie_cfg_index(bus->number, devfn, 0); in brcm_pcie_map_conf()
754 /* Perst bit has moved and assert value is 0 */ in brcm_pcie_perst_set_7278()
776 u64 lowest_pcie_addr = ~(u64)0; in brcm_pcie_get_rc_bar2_size_and_offset()
777 int ret, i = 0; in brcm_pcie_get_rc_bar2_size_and_offset()
778 u64 size = 0; in brcm_pcie_get_rc_bar2_size_and_offset()
788 if (lowest_pcie_addr == ~(u64)0) { in brcm_pcie_get_rc_bar2_size_and_offset()
796 if (ret <= 0) { in brcm_pcie_get_rc_bar2_size_and_offset()
799 pcie->memc_size[0] = 1ULL << fls64(size - 1); in brcm_pcie_get_rc_bar2_size_and_offset()
805 for (i = 0, size = 0; i < pcie->num_memc; i++) in brcm_pcie_get_rc_bar2_size_and_offset()
842 * region at location 0 (since we have to allow some space for in brcm_pcie_get_rc_bar2_size_and_offset()
848 dev_err(dev, "Invalid rc_bar2_offset/size: size 0x%llx, off 0x%llx\n", in brcm_pcie_get_rc_bar2_size_and_offset()
853 return 0; in brcm_pcie_get_rc_bar2_size_and_offset()
865 int num_out_wins = 0; in brcm_pcie_setup()
875 pcie->bridge_sw_init_set(pcie, 0); in brcm_pcie_setup()
885 * is encoded as 0=128, 1=256, 2=512, 3=Rsvd, for BCM7278 it in brcm_pcie_setup()
886 * is encoded as 0=Rsvd, 1=128, 2=256, 3=512. in brcm_pcie_setup()
889 burst = 0x0; /* 128B */ in brcm_pcie_setup()
891 burst = 0x3; /* 512 bytes */ in brcm_pcie_setup()
893 burst = 0x2; /* 512 bytes */ in brcm_pcie_setup()
915 for (memc = 0; memc < pcie->num_memc; memc++) { in brcm_pcie_setup()
918 if (memc == 0) in brcm_pcie_setup()
919 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(0)); in brcm_pcie_setup()
953 pcie->perst_set(pcie, 0); in brcm_pcie_setup()
959 for (i = 0; i < 100 && !brcm_pcie_link_up(pcie); i += 5) in brcm_pcie_setup()
1003 u32p_replace_bits(&tmp, 0x060400, in brcm_pcie_setup()
1009 if (ret == 0) in brcm_pcie_setup()
1036 return 0; in brcm_pcie_setup()
1054 for (i = 0; i < 15 && !l23; i++) { in brcm_pcie_enter_l23()
1075 const int beg = start ? 0 : PCIE_DVT_PMU_PCIE_PHY_CTRL_DAST_NFLDS - 1; in brcm_phy_cntl()
1077 u32 tmp, combined_mask = 0; in brcm_phy_cntl()
1083 val = start ? BIT_MASK(shifts[i]) : 0; in brcm_phy_cntl()
1092 val = start ? combined_mask : 0; in brcm_phy_cntl()
1094 ret = (tmp & combined_mask) == val ? 0 : -EIO; in brcm_phy_cntl()
1103 return pcie->rescal ? brcm_phy_cntl(pcie, 1) : 0; in brcm_phy_start()
1108 return pcie->rescal ? brcm_phy_cntl(pcie, 0) : 0; in brcm_phy_stop()
1123 u32p_replace_bits(&tmp, 0, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK); in brcm_pcie_turn_off()
1162 pcie->bridge_sw_init_set(pcie, 0); in brcm_pcie_resume()
1164 /* SERDES_IDDQ = 0 */ in brcm_pcie_resume()
1166 u32p_replace_bits(&tmp, 0, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK); in brcm_pcie_resume()
1179 return 0; in brcm_pcie_resume()
1204 return 0; in brcm_pcie_remove()
1242 pcie->base = devm_platform_ioremap_resource(pdev, 0); in brcm_pcie_probe()
1251 pcie->gen = (ret < 0) ? 0 : ret; in brcm_pcie_probe()
1283 msi_np = of_parse_phandle(pcie->np, "msi-parent", 0); in brcm_pcie_probe()