1 /* SPDX-License-Identifier: (GPL-2.0+ OR MIT) */ 2 /* 3 * Copyright (c) 2022 Rockchip Electronics Co., Ltd. 4 */ 5 6 #ifndef H_DT_BINDINGS_PHY_SNPS_PCIE3 7 #define H_DT_BINDINGS_PHY_SNPS_PCIE3 8 9 /* 10 * pcie30_phy_mode[2:0] 11 * bit2: aggregation 12 * bit1: bifurcation for port 1 13 * bit0: bifurcation for port 0 14 */ 15 #define PHY_MODE_PCIE_AGGREGATION 4 /* PCIe3x4 */ 16 #define PHY_MODE_PCIE_NANBNB 0 /* P1:PCIe3x2 + P0:PCIe3x2 */ 17 #define PHY_MODE_PCIE_NANBBI 1 /* P1:PCIe3x2 + P0:PCIe3x1*2 */ 18 #define PHY_MODE_PCIE_NABINB 2 /* P1:PCIe3x1*2 + P0:PCIe3x2 */ 19 #define PHY_MODE_PCIE_NABIBI 3 /* P1:PCIe3x1*2 + P0:PCIe3x1*2 */ 20 21 #endif /* _DT_BINDINGS_PHY_SNPS_PCIE3 */ 22