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Searched refs:VSHR (Results 1 – 24 of 24) sorted by relevance

/external/libxaac/decoder/armv7/
Dia_xheaacd_mps_reoder_mulshift_acc.s74 VSHR.S64 Q0, Q0, #31
75 VSHR.S64 Q1, Q1, #31
76 VSHR.S64 Q4, Q4, #31
77 VSHR.S64 Q5, Q5, #31
79 VSHR.S64 Q12, Q12, #31
80 VSHR.S64 Q13, Q13, #31
81 VSHR.S64 Q10, Q10, #31
82 VSHR.S64 Q11, Q11, #31
118 VSHR.S64 Q12, Q12, #31
119 VSHR.S64 Q13, Q13, #31
[all …]
Dixheaacd_post_twiddle.s117 VSHR.U32 Q15, Q15, #16
118 VSHR.U32 Q14, Q14, #16
119 VSHR.U32 Q13, Q13, #16
120 VSHR.U32 Q12, Q12, #16
139 VSHR.U32 Q11, Q11, #16
142 VSHR.U32 Q10, Q10, #16
145 VSHR.U32 Q9, Q9, #16
148 VSHR.U32 Q8, Q8, #16
173 VSHR.U32 Q0, Q0, #16
176 VSHR.U32 Q1, Q1, #16
[all …]
Dixheaacd_dct3_32.s46 VSHR.S32 D0, D0, #7
61 VSHR.S32 Q0, Q0, #7
63 VSHR.S32 Q1, Q1, #7
68 VSHR.S32 Q3, Q3, #7
79 VSHR.S32 Q4, Q4, #7
90 VSHR.S32 Q0, Q0, #7
94 VSHR.U32 Q15, Q15, #16
95 VSHR.S32 Q1, Q1, #7
101 VSHR.S32 Q14, Q14, #16
117 VSHR.S32 Q3, Q3, #7
[all …]
Dixheaacd_pre_twiddle_compute.s129 VSHR.U32 Q15, Q15, #16
130 VSHR.U32 Q14, Q14, #16
131 VSHR.U32 Q13, Q13, #16
132 VSHR.U32 Q12, Q12, #16
148 VSHR.U32 Q11, Q11, #16
149 VSHR.U32 Q10, Q10, #16
150 VSHR.U32 Q9, Q9, #16
151 VSHR.U32 Q8, Q8, #16
198 VSHR.U32 Q15, Q15, #16
199 VSHR.U32 Q14, Q14, #16
[all …]
Dixheaacd_post_twiddle_overlap.s155 VSHR.S32 D8, D8, #16
212 VSHR.U32 Q15, Q15, #16
215 VSHR.U32 Q14, Q14, #16
224 VSHR.U32 Q13, Q13, #16
227 VSHR.U32 Q12, Q12, #16
253 VSHR.U32 Q11, Q11, #16
256 VSHR.U32 Q1, Q1, #16
257 VSHR.U32 Q0, Q0, #16
269 VSHR.S32 Q12, Q12, #16
271 VSHR.S32 Q13, Q13, #16
[all …]
Dixheaacd_dec_DCT2_64_asm.s109 VSHR.S32 Q15, Q15, #16
110 VSHR.U32 Q14, Q14, #16
167 VSHR.S32 Q15, Q15, #16
172 VSHR.U32 Q14, Q14, #16
211 VSHR.S32 Q15, Q15, #16
217 VSHR.U32 Q14, Q14, #16
265 VSHR.S32 Q15, Q15, #16
269 VSHR.U32 Q14, Q14, #16
318 VSHR.S32 D2, D2, #1
321 VSHR.S32 Q2, Q2, #16
[all …]
Dixheaacd_overlap_add1.s72 VSHR.U32 Q15, Q15, #16
88 VSHR.S32 Q13, Q13, #16
93 VSHR.U32 Q12, Q12, #16
114 VSHR.S32 Q9, Q9, #16
129 VSHR.U32 Q15, Q15, #16
131 VSHR.U32 Q12, Q12, #16
173 VSHR.S32 Q13, Q13, #16
175 VSHR.S32 Q9, Q9, #16
179 VSHR.U32 Q15, Q15, #16
183 VSHR.U32 Q12, Q12, #16
[all …]
Dixheaacd_overlap_add2.s66 VSHR.S32 Q13, Q13, #16
88 VSHR.S32 Q9, Q9, #16
92 VSHR.S32 Q13, Q13, #16
128 VSHR.S32 Q9, Q9, #16
173 VSHR.S32 Q13, Q13, #16
178 @VSHR.S32 Q12,Q12,#16
190 VSHR.S32 Q13, Q13, #16
220 VSHR.S32 Q9, Q9, #16
226 VSHR.S32 Q13, Q13, #16
254 VSHR.S32 Q9, Q9, #16
Dixheaacd_sbr_imdct_using_fft.s324 VSHR.S32 q4, q4, #15
325 VSHR.S32 q3, q3, #15
347 VSHR.S32 q13, q13, #15
348 VSHR.S32 q14, q14, #15
698 VSHR.S32 q3, q3, #1
700 VSHR.S32 q4, q4, #1
702 VSHR.U16 d10, d10, #1
704 VSHR.U16 d12, d12, #1
712 VSHR.U16 d14, d14, #1
713 VSHR.U16 d16, d16, #1
[all …]
Dixheaacd_imdct_using_fft.s320 VSHR.S32 q4, q4, #15
321 VSHR.S32 q3, q3, #15
343 VSHR.S32 q13, q13, #15
344 VSHR.S32 q14, q14, #15
669 VSHR.S32 q3, q3, #1
671 VSHR.S32 q4, q4, #1
673 VSHR.U16 d10, d10, #1
675 VSHR.U16 d12, d12, #1
683 VSHR.U16 d14, d14, #1
684 VSHR.U16 d16, d16, #1
[all …]
Dixheaacd_esbr_fwd_modulation.s40 VSHR.S32 Q0, Q0, #4
41 VSHR.S32 Q1, Q1, #4
42 VSHR.S32 Q2, Q2, #4
43 VSHR.S32 Q3, Q3, #4
Dixheaacd_no_lap1.s47 VSHR.S32 Q13, Q14, #16
66 VSHR.S32 Q10, Q11, #16
77 VSHR.S32 Q13, Q14, #16
96 VSHR.S32 Q10, Q11, #16
Dixheaacd_fft32x32_ld.s328 VSHR.S32 q4, q4, #15
329 VSHR.S32 q3, q3, #15
351 VSHR.S32 q13, q13, #15
352 VSHR.S32 q14, q14, #15
702 VSHR.S32 q3, q3, #1
704 VSHR.S32 q4, q4, #1
706 …VSHR.U16 d10, d10, #1 @a_data1.val[0]= vreinterpret_s16_u16(vshr_n_u16(vreinterpret_…
708 …VSHR.U16 d12, d12, #1 @a_data1.val[2]= vreinterpret_s16_u16(vshr_n_u16(vreinterpret_…
716 …VSHR.U16 d14, d14, #1 @a_data2.val[0]=vreinterpret_s16_u16(vshr_n_u16(vreinterpret_u…
717 …VSHR.U16 d16, d16, #1 @a_data2.val[2]=vreinterpret_s16_u16(vshr_n_u16(vreinterpret_u…
[all …]
Dixheaacd_tns_ar_filter_fixed.s151 …VSHR.S64 D6, #32 @acc1=acc>>32 @acc = mac32_tns_neon(state[j - 1],lpc[j],acc, t…
190 VSHR.S64 D6, #32 @acc = mac32_tns_neon(state[j - 1],lpc[j],acc, temp_lo)@
235 VSHR.S64 D6, #32
282 VSHR.S64 D6, #32
332 VSHR.S64 D6, #32
437 VSHR.S64 D6, #32
480 VSHR.S64 D6, #32
527 VSHR.S64 D6, #32
Dixheaacd_sbr_qmfsyn64_winadd.s133 VSHR.S32 Q14, Q13, #16
223 VSHR.S32 Q14, Q13, #16
292 VSHR.S32 Q14, Q13, #16
367 VSHR.S32 Q14, Q13, #16
/external/swiftshader/third_party/llvm-7.0/llvm/test/CodeGen/ARM/
Drotate.ll4 ;; select ROTL. Make sure if generates the basic VSHL/VSHR.
/external/llvm/test/CodeGen/ARM/
Drotate.ll4 ;; select ROTL. Make sure if generates the basic VSHL/VSHR.
/external/v8/src/arm/
Dassembler-arm.cc4515 enum NeonShiftOp { VSHL, VSHR, VSLI, VSRI }; enumerator
4530 case VSHR: { in EncodeNeonShiftOp()
4580 emit(EncodeNeonShiftOp(VSHR, NeonDataTypeToSize(dt), NeonU(dt), NEON_Q, in vshr()
/external/swiftshader/third_party/llvm-7.0/llvm/lib/Target/ARM/
DARMScheduleSwift.td562 "VSHL", "VSHR(s|u)", "VSHLL", "VQSHL(s|u)", "VBIF",
DARMScheduleA57.td1116 (instregex "VMOVL", "VSHLi", "VSHLL", "VSHR(s|u)", "VSHRN")>;
DARMInstrNEON.td5694 // VSHR : Vector Shift Right (Immediate)
/external/llvm/lib/Target/ARM/
DARMScheduleSwift.td545 "VSHL", "VSHR(s|u)", "VSHLL", "VQSHL", "VQSHLU", "VBIF",
DARMInstrNEON.td5424 // VSHR : Vector Shift Right (Immediate)
/external/swiftshader/third_party/LLVM/lib/Target/ARM/
DARMInstrNEON.td4121 // VSHR : Vector Shift Right (Immediate)