Home
last modified time | relevance | path

Searched refs:v24 (Results 1 – 25 of 366) sorted by relevance

12345678910>>...15

/external/llvm/test/CodeGen/SystemZ/
Dvec-max-02.ll8 ; CHECK: vmxh %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmxh %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmxh %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmxh %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmxlh %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmxlh %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmxlh %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmxlh %v24, {{%v24, %v26|%v26, %v24}}
Dvec-min-03.ll8 ; CHECK: vmnf %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmnf %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmnf %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmnf %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmnlf %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmnlf %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmnlf %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmnlf %v24, {{%v24, %v26|%v26, %v24}}
Dvec-min-04.ll8 ; CHECK: vmng %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmng %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmng %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmng %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmnlg %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmnlg %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmnlg %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmnlg %v24, {{%v24, %v26|%v26, %v24}}
Dvec-max-03.ll8 ; CHECK: vmxf %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmxf %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmxf %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmxf %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmxlf %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmxlf %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmxlf %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmxlf %v24, {{%v24, %v26|%v26, %v24}}
Dvec-min-01.ll8 ; CHECK: vmnb %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmnb %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmnb %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmnb %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmnlb %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmnlb %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmnlb %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmnlb %v24, {{%v24, %v26|%v26, %v24}}
Dvec-min-02.ll8 ; CHECK: vmnh %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmnh %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmnh %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmnh %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmnlh %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmnlh %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmnlh %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmnlh %v24, {{%v24, %v26|%v26, %v24}}
Dvec-max-01.ll8 ; CHECK: vmxb %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmxb %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmxb %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmxb %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmxlb %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmxlb %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmxlb %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmxlb %v24, {{%v24, %v26|%v26, %v24}}
Dvec-max-04.ll8 ; CHECK: vmxg %v24, {{%v24, %v26|%v26, %v24}}
18 ; CHECK: vmxg %v24, {{%v24, %v26|%v26, %v24}}
28 ; CHECK: vmxg %v24, {{%v24, %v26|%v26, %v24}}
38 ; CHECK: vmxg %v24, {{%v24, %v26|%v26, %v24}}
48 ; CHECK: vmxlg %v24, {{%v24, %v26|%v26, %v24}}
58 ; CHECK: vmxlg %v24, {{%v24, %v26|%v26, %v24}}
68 ; CHECK: vmxlg %v24, {{%v24, %v26|%v26, %v24}}
78 ; CHECK: vmxlg %v24, {{%v24, %v26|%v26, %v24}}
Dvec-perm-01.ll8 ; CHECK: vrepb %v24, %v24, 0
18 ; CHECK: vrepb %v24, %v24, 15
32 ; CHECK: vrepb %v24, %v24, 4
45 ; CHECK: vreph %v24, %v24, 0
55 ; CHECK: vreph %v24, %v24, 7
67 ; CHECK: vreph %v24, %v24, 2
78 ; CHECK: vrepf %v24, %v24, 0
88 ; CHECK: vrepf %v24, %v24, 3
99 ; CHECK: vrepf %v24, %v24, 1
109 ; CHECK: vrepg %v24, %v24, 0
[all …]
Dvec-cmp-05.ll8 ; CHECK-DAG: vmrhf [[HIGH0E:%v[0-9]+]], %v24, %v24
9 ; CHECK-DAG: vmrlf [[LOW0E:%v[0-9]+]], %v24, %v24
18 ; CHECK: vpkg %v24, [[HIGHRES]], [[LOWRES]]
28 ; CHECK-DAG: vmrhf [[HIGH0E:%v[0-9]+]], %v24, %v24
29 ; CHECK-DAG: vmrlf [[LOW0E:%v[0-9]+]], %v24, %v24
42 ; CHECK: vo %v24, [[RES1]], [[RES0]]
52 ; CHECK-DAG: vmrhf [[HIGH0E:%v[0-9]+]], %v24, %v24
53 ; CHECK-DAG: vmrlf [[LOW0E:%v[0-9]+]], %v24, %v24
62 ; CHECK: vpkg %v24, [[HIGHRES]], [[LOWRES]]
72 ; CHECK-DAG: vmrhf [[HIGH0E:%v[0-9]+]], %v24, %v24
[all …]
Dvec-perm-08.ll8 ; CHECK: vpdi %v24, %v24, %v26, 1
21 ; CHECK: vpdi %v24, %v26, %v24, 4
34 ; CHECK: vpdi %v24, %v24, %v26, 4
47 ; CHECK: vpdi %v24, %v26, %v24, 1
60 ; CHECK: vpdi %v24, %v24, %v24, 4
73 ; CHECK: vpdi %v24, %v24, %v26, 1
84 ; CHECK: vpdi %v24, %v26, %v24, 4
95 ; CHECK: vpdi %v24, %v24, %v26, 1
105 ; CHECK: vpdi %v24, %v26, %v24, 4
115 ; CHECK: vpdi %v24, %v24, %v26, 1
[all …]
Dvec-perm-04.ll8 ; CHECK: vmrhb %v24, %v24, %v26
21 ; CHECK: vmrhb %v24, %v26, %v24
34 ; CHECK: vmrhb %v24, %v24, %v24
48 ; CHECK: vmrhb %v24, %v26, %v26
62 ; CHECK: vmrhb %v24, %v24, %v24
75 ; CHECK: vmrhb %v24, %v24, %v26
90 ; CHECK: vmrhb %v24, %v24, %v24
103 ; CHECK: vmrhh %v24, %v24, %v26
114 ; CHECK: vmrhh %v24, %v26, %v24
125 ; CHECK: vmrhf %v24, %v24, %v26
[all …]
Dvec-perm-05.ll8 ; CHECK: vmrlb %v24, %v24, %v26
21 ; CHECK: vmrlb %v24, %v26, %v24
34 ; CHECK: vmrlb %v24, %v24, %v24
48 ; CHECK: vmrlb %v24, %v26, %v26
62 ; CHECK: vmrlb %v24, %v24, %v24
75 ; CHECK: vmrlb %v24, %v24, %v26
90 ; CHECK: vmrlb %v24, %v24, %v24
103 ; CHECK: vmrlh %v24, %v24, %v26
114 ; CHECK: vmrlh %v24, %v26, %v24
125 ; CHECK: vmrlf %v24, %v24, %v26
[all …]
Dvec-shift-07.ll8 ; CHECK: veslb [[REG:%v[0-9]+]], %v24, 7
9 ; CHECK: vesrab %v24, [[REG]], 7
19 ; CHECK: veslh [[REG:%v[0-9]+]], %v24, 15
20 ; CHECK: vesrah %v24, [[REG]], 15
30 ; CHECK: veslh [[REG:%v[0-9]+]], %v24, 8
31 ; CHECK: vesrah %v24, [[REG]], 8
41 ; CHECK: veslf [[REG:%v[0-9]+]], %v24, 31
42 ; CHECK: vesraf %v24, [[REG]], 31
52 ; CHECK: veslf [[REG:%v[0-9]+]], %v24, 24
53 ; CHECK: vesraf %v24, [[REG]], 24
[all …]
Dvec-intrinsics.ll250 ; CHECK: vlbb %v24, 0(%r2), 0
259 ; CHECK: vlbb %v24, 0(%r2), 15
268 ; CHECK: vlbb %v24, 4095({{%r2,%r3|%r3,%r2}}), 4
279 ; CHECK: vlbb %v24, 0({{%r[1-5]}}), 5
289 ; CHECK: vll %v24, %r3, 0(%r2)
298 ; CHECK: vll %v24, %r3, 4095(%r2)
308 ; CHECK: vll %v24, %r3, 0({{%r[1-5]}})
318 ; CHECK: vll %v24, %r4, 0({{%r[1-5]}})
328 ; CHECK: vpdi %v24, %v24, %v26, 0
337 ; CHECK: vpdi %v24, %v24, %v26, 10
[all …]
Dvec-cttz-01.ll12 ; CHECK: vctzb %v24, %v24
21 ; CHECK: vctzb %v24, %v24
30 ; CHECK: vctzh %v24, %v24
39 ; CHECK: vctzh %v24, %v24
48 ; CHECK: vctzf %v24, %v24
57 ; CHECK: vctzf %v24, %v24
66 ; CHECK: vctzg %v24, %v24
75 ; CHECK: vctzg %v24, %v24
Dvec-ctlz-01.ll12 ; CHECK: vclzb %v24, %v24
21 ; CHECK: vclzb %v24, %v24
30 ; CHECK: vclzh %v24, %v24
39 ; CHECK: vclzh %v24, %v24
48 ; CHECK: vclzf %v24, %v24
57 ; CHECK: vclzf %v24, %v24
66 ; CHECK: vclzg %v24, %v24
75 ; CHECK: vclzg %v24, %v24
Dvec-perm-06.ll8 ; CHECK: vpkh %v24, %v24, %v26
21 ; CHECK: vpkh %v24, %v26, %v24
34 ; CHECK: vpkh %v24, %v24, %v24
48 ; CHECK: vpkh %v24, %v26, %v26
62 ; CHECK: vpkh %v24, %v24, %v24
75 ; CHECK: vpkh %v24, %v24, %v26
90 ; CHECK: vpkh %v24, %v24, %v24
103 ; CHECK: vpkf %v24, %v24, %v26
114 ; CHECK: vpkf %v24, %v26, %v24
125 ; CHECK: vpkg %v24, %v24, %v26
[all …]
Dvec-and-03.ll9 ; CHECK: vn %v24, %v24, [[REG]]
20 ; CHECK: vn %v24, %v24, [[REG]]
31 ; CHECK: vn %v24, %v24, [[REG]]
42 ; CHECK: vn %v24, %v24, [[REG]]
53 ; CHECK: vn %v24, %v24, [[REG]]
64 ; CHECK: vn %v24, %v24, [[REG]]
75 ; CHECK: vn %v24, %v24, [[REG]]
86 ; CHECK: vn %v24, %v24, [[REG]]
97 ; CHECK: vn %v24, %v24, [[REG]]
108 ; CHECK: vn %v24, %v24, [[REG]]
Dvec-perm-07.ll8 ; CHECK: vsldb %v24, %v24, %v26, 1
21 ; CHECK: vsldb %v24, %v24, %v26, 15
34 ; CHECK: vsldb %v24, %v26, %v24, 4
47 ; CHECK: vsldb %v24, %v24, %v24, 7
60 ; CHECK: vsldb %v24, %v24, %v26, 11
73 ; CHECK: vsldb %v24, %v26, %v24, 13
86 ; CHECK: vsldb %v24, %v24, %v26, 2
97 ; CHECK: vsldb %v24, %v24, %v26, 14
108 ; CHECK: vsldb %v24, %v24, %v26, 4
118 ; CHECK: vsldb %v24, %v24, %v26, 12
[all …]
Dvec-abs-02.ll8 ; CHECK: vlph %v24, %v24
19 ; CHECK: vlph %v24, %v24
30 ; CHECK: vlph %v24, %v24
41 ; CHECK: vlph %v24, %v24
53 ; CHECK: vlph [[REG:%v[0-9]+]], %v24
54 ; CHECK: vlch %v24, [[REG]]
66 ; CHECK: vlph [[REG:%v[0-9]+]], %v24
67 ; CHECK: vlch %v24, [[REG]]
78 ; CHECK: vlph [[REG:%v[0-9]+]], %v24
79 ; CHECK: vlch %v24, [[REG]]
[all …]
Dvec-abs-04.ll8 ; CHECK: vlpg %v24, %v24
19 ; CHECK: vlpg %v24, %v24
30 ; CHECK: vlpg %v24, %v24
41 ; CHECK: vlpg %v24, %v24
53 ; CHECK: vlpg [[REG:%v[0-9]+]], %v24
54 ; CHECK: vlcg %v24, [[REG]]
66 ; CHECK: vlpg [[REG:%v[0-9]+]], %v24
67 ; CHECK: vlcg %v24, [[REG]]
78 ; CHECK: vlpg [[REG:%v[0-9]+]], %v24
79 ; CHECK: vlcg %v24, [[REG]]
[all …]
Dvec-abs-03.ll8 ; CHECK: vlpf %v24, %v24
19 ; CHECK: vlpf %v24, %v24
30 ; CHECK: vlpf %v24, %v24
41 ; CHECK: vlpf %v24, %v24
53 ; CHECK: vlpf [[REG:%v[0-9]+]], %v24
54 ; CHECK: vlcf %v24, [[REG]]
66 ; CHECK: vlpf [[REG:%v[0-9]+]], %v24
67 ; CHECK: vlcf %v24, [[REG]]
78 ; CHECK: vlpf [[REG:%v[0-9]+]], %v24
79 ; CHECK: vlcf %v24, [[REG]]
[all …]
/external/libavc/common/armv8/
Dih264_inter_pred_luma_horz_hpel_vert_hpel_av8.s83 movi v24.8h, #0x5 // Filter coeff 5 into Q12
118 uaddl v24.8h, v5.8b, v7.8b
121 mla v20.8h, v24.8h , v28.8h
122 uaddl v24.8h, v14.8b, v15.8b
127 mla v22.8h, v24.8h , v28.8h
130 ext v24.16b, v18.16b , v20.16b , #4
134 add v0.8h, v24.8h , v26.8h
135 ext v24.16b, v18.16b , v20.16b , #2
137 add v24.8h, v24.8h , v26.8h
141 smlsl v26.4s, v24.4h, v30.4h
[all …]
Dih264_inter_pred_luma_horz_qpel_vert_hpel_av8.s144 movi v24.8h, #0x5 // Filter coeff 5 into Q12
180 uaddl v24.8h, v5.8b, v7.8b
183 mla v20.8h, v24.8h , v28.8h
184 uaddl v24.8h, v14.8b, v15.8b
189 mla v22.8h, v24.8h , v28.8h
193 ext v24.16b, v18.16b , v20.16b , #4
197 add v0.8h, v24.8h , v26.8h
198 ext v24.16b, v18.16b , v20.16b , #2
200 add v24.8h, v24.8h , v26.8h
204 smlsl v26.4s, v24.4h, v30.4h
[all …]

12345678910>>...15