1 /* 2 * Copyright (C) 2003 - 2006 NetXen, Inc. 3 * All rights reserved. 4 * 5 * This program is free software; you can redistribute it and/or 6 * modify it under the terms of the GNU General Public License 7 * as published by the Free Software Foundation; either version 2 8 * of the License, or (at your option) any later version. 9 * 10 * This program is distributed in the hope that it will be useful, but 11 * WITHOUT ANY WARRANTY; without even the implied warranty of 12 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 13 * GNU General Public License for more details. 14 * 15 * You should have received a copy of the GNU General Public License 16 * along with this program; if not, write to the Free Software 17 * Foundation, Inc., 59 Temple Place - Suite 330, Boston, 18 * MA 02111-1307, USA. 19 * 20 * The full GNU General Public License is included in this distribution 21 * in the file called LICENSE. 22 * 23 * Contact Information: 24 * info@netxen.com 25 * NetXen, 26 * 3965 Freedom Circle, Fourth floor, 27 * Santa Clara, CA 95054 28 */ 29 30 #ifndef __NETXEN_NIC_HDR_H_ 31 #define __NETXEN_NIC_HDR_H_ 32 33 #include <linux/module.h> 34 #include <linux/kernel.h> 35 #include <linux/spinlock.h> 36 #include <asm/irq.h> 37 #include <linux/init.h> 38 #include <linux/errno.h> 39 #include <linux/pci.h> 40 #include <linux/types.h> 41 #include <asm/uaccess.h> 42 #include <asm/string.h> /* for memset */ 43 44 /* 45 * The basic unit of access when reading/writing control registers. 46 */ 47 48 typedef __le32 netxen_crbword_t; /* single word in CRB space */ 49 50 enum { 51 NETXEN_HW_H0_CH_HUB_ADR = 0x05, 52 NETXEN_HW_H1_CH_HUB_ADR = 0x0E, 53 NETXEN_HW_H2_CH_HUB_ADR = 0x03, 54 NETXEN_HW_H3_CH_HUB_ADR = 0x01, 55 NETXEN_HW_H4_CH_HUB_ADR = 0x06, 56 NETXEN_HW_H5_CH_HUB_ADR = 0x07, 57 NETXEN_HW_H6_CH_HUB_ADR = 0x08 58 }; 59 60 /* Hub 0 */ 61 enum { 62 NETXEN_HW_MN_CRB_AGT_ADR = 0x15, 63 NETXEN_HW_MS_CRB_AGT_ADR = 0x25 64 }; 65 66 /* Hub 1 */ 67 enum { 68 NETXEN_HW_PS_CRB_AGT_ADR = 0x73, 69 NETXEN_HW_SS_CRB_AGT_ADR = 0x20, 70 NETXEN_HW_RPMX3_CRB_AGT_ADR = 0x0b, 71 NETXEN_HW_QMS_CRB_AGT_ADR = 0x00, 72 NETXEN_HW_SQGS0_CRB_AGT_ADR = 0x01, 73 NETXEN_HW_SQGS1_CRB_AGT_ADR = 0x02, 74 NETXEN_HW_SQGS2_CRB_AGT_ADR = 0x03, 75 NETXEN_HW_SQGS3_CRB_AGT_ADR = 0x04, 76 NETXEN_HW_C2C0_CRB_AGT_ADR = 0x58, 77 NETXEN_HW_C2C1_CRB_AGT_ADR = 0x59, 78 NETXEN_HW_C2C2_CRB_AGT_ADR = 0x5a, 79 NETXEN_HW_RPMX2_CRB_AGT_ADR = 0x0a, 80 NETXEN_HW_RPMX4_CRB_AGT_ADR = 0x0c, 81 NETXEN_HW_RPMX7_CRB_AGT_ADR = 0x0f, 82 NETXEN_HW_RPMX9_CRB_AGT_ADR = 0x12, 83 NETXEN_HW_SMB_CRB_AGT_ADR = 0x18 84 }; 85 86 /* Hub 2 */ 87 enum { 88 NETXEN_HW_NIU_CRB_AGT_ADR = 0x31, 89 NETXEN_HW_I2C0_CRB_AGT_ADR = 0x19, 90 NETXEN_HW_I2C1_CRB_AGT_ADR = 0x29, 91 92 NETXEN_HW_SN_CRB_AGT_ADR = 0x10, 93 NETXEN_HW_I2Q_CRB_AGT_ADR = 0x20, 94 NETXEN_HW_LPC_CRB_AGT_ADR = 0x22, 95 NETXEN_HW_ROMUSB_CRB_AGT_ADR = 0x21, 96 NETXEN_HW_QM_CRB_AGT_ADR = 0x66, 97 NETXEN_HW_SQG0_CRB_AGT_ADR = 0x60, 98 NETXEN_HW_SQG1_CRB_AGT_ADR = 0x61, 99 NETXEN_HW_SQG2_CRB_AGT_ADR = 0x62, 100 NETXEN_HW_SQG3_CRB_AGT_ADR = 0x63, 101 NETXEN_HW_RPMX1_CRB_AGT_ADR = 0x09, 102 NETXEN_HW_RPMX5_CRB_AGT_ADR = 0x0d, 103 NETXEN_HW_RPMX6_CRB_AGT_ADR = 0x0e, 104 NETXEN_HW_RPMX8_CRB_AGT_ADR = 0x11 105 }; 106 107 /* Hub 3 */ 108 enum { 109 NETXEN_HW_PH_CRB_AGT_ADR = 0x1A, 110 NETXEN_HW_SRE_CRB_AGT_ADR = 0x50, 111 NETXEN_HW_EG_CRB_AGT_ADR = 0x51, 112 NETXEN_HW_RPMX0_CRB_AGT_ADR = 0x08 113 }; 114 115 /* Hub 4 */ 116 enum { 117 NETXEN_HW_PEGN0_CRB_AGT_ADR = 0x40, 118 NETXEN_HW_PEGN1_CRB_AGT_ADR, 119 NETXEN_HW_PEGN2_CRB_AGT_ADR, 120 NETXEN_HW_PEGN3_CRB_AGT_ADR, 121 NETXEN_HW_PEGNI_CRB_AGT_ADR, 122 NETXEN_HW_PEGND_CRB_AGT_ADR, 123 NETXEN_HW_PEGNC_CRB_AGT_ADR, 124 NETXEN_HW_PEGR0_CRB_AGT_ADR, 125 NETXEN_HW_PEGR1_CRB_AGT_ADR, 126 NETXEN_HW_PEGR2_CRB_AGT_ADR, 127 NETXEN_HW_PEGR3_CRB_AGT_ADR, 128 NETXEN_HW_PEGN4_CRB_AGT_ADR 129 }; 130 131 /* Hub 5 */ 132 enum { 133 NETXEN_HW_PEGS0_CRB_AGT_ADR = 0x40, 134 NETXEN_HW_PEGS1_CRB_AGT_ADR, 135 NETXEN_HW_PEGS2_CRB_AGT_ADR, 136 NETXEN_HW_PEGS3_CRB_AGT_ADR, 137 NETXEN_HW_PEGSI_CRB_AGT_ADR, 138 NETXEN_HW_PEGSD_CRB_AGT_ADR, 139 NETXEN_HW_PEGSC_CRB_AGT_ADR 140 }; 141 142 /* Hub 6 */ 143 enum { 144 NETXEN_HW_CAS0_CRB_AGT_ADR = 0x46, 145 NETXEN_HW_CAS1_CRB_AGT_ADR = 0x47, 146 NETXEN_HW_CAS2_CRB_AGT_ADR = 0x48, 147 NETXEN_HW_CAS3_CRB_AGT_ADR = 0x49, 148 NETXEN_HW_NCM_CRB_AGT_ADR = 0x16, 149 NETXEN_HW_TMR_CRB_AGT_ADR = 0x17, 150 NETXEN_HW_XDMA_CRB_AGT_ADR = 0x05, 151 NETXEN_HW_OCM0_CRB_AGT_ADR = 0x06, 152 NETXEN_HW_OCM1_CRB_AGT_ADR = 0x07 153 }; 154 155 /* Floaters - non existent modules */ 156 #define NETXEN_HW_EFC_RPMX0_CRB_AGT_ADR 0x67 157 158 /* This field defines PCI/X adr [25:20] of agents on the CRB */ 159 enum { 160 NETXEN_HW_PX_MAP_CRB_PH = 0, 161 NETXEN_HW_PX_MAP_CRB_PS, 162 NETXEN_HW_PX_MAP_CRB_MN, 163 NETXEN_HW_PX_MAP_CRB_MS, 164 NETXEN_HW_PX_MAP_CRB_PGR1, 165 NETXEN_HW_PX_MAP_CRB_SRE, 166 NETXEN_HW_PX_MAP_CRB_NIU, 167 NETXEN_HW_PX_MAP_CRB_QMN, 168 NETXEN_HW_PX_MAP_CRB_SQN0, 169 NETXEN_HW_PX_MAP_CRB_SQN1, 170 NETXEN_HW_PX_MAP_CRB_SQN2, 171 NETXEN_HW_PX_MAP_CRB_SQN3, 172 NETXEN_HW_PX_MAP_CRB_QMS, 173 NETXEN_HW_PX_MAP_CRB_SQS0, 174 NETXEN_HW_PX_MAP_CRB_SQS1, 175 NETXEN_HW_PX_MAP_CRB_SQS2, 176 NETXEN_HW_PX_MAP_CRB_SQS3, 177 NETXEN_HW_PX_MAP_CRB_PGN0, 178 NETXEN_HW_PX_MAP_CRB_PGN1, 179 NETXEN_HW_PX_MAP_CRB_PGN2, 180 NETXEN_HW_PX_MAP_CRB_PGN3, 181 NETXEN_HW_PX_MAP_CRB_PGND, 182 NETXEN_HW_PX_MAP_CRB_PGNI, 183 NETXEN_HW_PX_MAP_CRB_PGS0, 184 NETXEN_HW_PX_MAP_CRB_PGS1, 185 NETXEN_HW_PX_MAP_CRB_PGS2, 186 NETXEN_HW_PX_MAP_CRB_PGS3, 187 NETXEN_HW_PX_MAP_CRB_PGSD, 188 NETXEN_HW_PX_MAP_CRB_PGSI, 189 NETXEN_HW_PX_MAP_CRB_SN, 190 NETXEN_HW_PX_MAP_CRB_PGR2, 191 NETXEN_HW_PX_MAP_CRB_EG, 192 NETXEN_HW_PX_MAP_CRB_PH2, 193 NETXEN_HW_PX_MAP_CRB_PS2, 194 NETXEN_HW_PX_MAP_CRB_CAM, 195 NETXEN_HW_PX_MAP_CRB_CAS0, 196 NETXEN_HW_PX_MAP_CRB_CAS1, 197 NETXEN_HW_PX_MAP_CRB_CAS2, 198 NETXEN_HW_PX_MAP_CRB_C2C0, 199 NETXEN_HW_PX_MAP_CRB_C2C1, 200 NETXEN_HW_PX_MAP_CRB_TIMR, 201 NETXEN_HW_PX_MAP_CRB_PGR3, 202 NETXEN_HW_PX_MAP_CRB_RPMX1, 203 NETXEN_HW_PX_MAP_CRB_RPMX2, 204 NETXEN_HW_PX_MAP_CRB_RPMX3, 205 NETXEN_HW_PX_MAP_CRB_RPMX4, 206 NETXEN_HW_PX_MAP_CRB_RPMX5, 207 NETXEN_HW_PX_MAP_CRB_RPMX6, 208 NETXEN_HW_PX_MAP_CRB_RPMX7, 209 NETXEN_HW_PX_MAP_CRB_XDMA, 210 NETXEN_HW_PX_MAP_CRB_I2Q, 211 NETXEN_HW_PX_MAP_CRB_ROMUSB, 212 NETXEN_HW_PX_MAP_CRB_CAS3, 213 NETXEN_HW_PX_MAP_CRB_RPMX0, 214 NETXEN_HW_PX_MAP_CRB_RPMX8, 215 NETXEN_HW_PX_MAP_CRB_RPMX9, 216 NETXEN_HW_PX_MAP_CRB_OCM0, 217 NETXEN_HW_PX_MAP_CRB_OCM1, 218 NETXEN_HW_PX_MAP_CRB_SMB, 219 NETXEN_HW_PX_MAP_CRB_I2C0, 220 NETXEN_HW_PX_MAP_CRB_I2C1, 221 NETXEN_HW_PX_MAP_CRB_LPC, 222 NETXEN_HW_PX_MAP_CRB_PGNC, 223 NETXEN_HW_PX_MAP_CRB_PGR0 224 }; 225 226 /* This field defines CRB adr [31:20] of the agents */ 227 228 #define NETXEN_HW_CRB_HUB_AGT_ADR_MN \ 229 ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MN_CRB_AGT_ADR) 230 #define NETXEN_HW_CRB_HUB_AGT_ADR_PH \ 231 ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_PH_CRB_AGT_ADR) 232 #define NETXEN_HW_CRB_HUB_AGT_ADR_MS \ 233 ((NETXEN_HW_H0_CH_HUB_ADR << 7) | NETXEN_HW_MS_CRB_AGT_ADR) 234 235 #define NETXEN_HW_CRB_HUB_AGT_ADR_PS \ 236 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_PS_CRB_AGT_ADR) 237 #define NETXEN_HW_CRB_HUB_AGT_ADR_SS \ 238 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SS_CRB_AGT_ADR) 239 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX3 \ 240 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX3_CRB_AGT_ADR) 241 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMS \ 242 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_QMS_CRB_AGT_ADR) 243 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS0 \ 244 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS0_CRB_AGT_ADR) 245 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS1 \ 246 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS1_CRB_AGT_ADR) 247 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS2 \ 248 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS2_CRB_AGT_ADR) 249 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQS3 \ 250 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SQGS3_CRB_AGT_ADR) 251 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C0 \ 252 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C0_CRB_AGT_ADR) 253 #define NETXEN_HW_CRB_HUB_AGT_ADR_C2C1 \ 254 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_C2C1_CRB_AGT_ADR) 255 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX2 \ 256 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX2_CRB_AGT_ADR) 257 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX4 \ 258 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX4_CRB_AGT_ADR) 259 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX7 \ 260 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX7_CRB_AGT_ADR) 261 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX9 \ 262 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_RPMX9_CRB_AGT_ADR) 263 #define NETXEN_HW_CRB_HUB_AGT_ADR_SMB \ 264 ((NETXEN_HW_H1_CH_HUB_ADR << 7) | NETXEN_HW_SMB_CRB_AGT_ADR) 265 266 #define NETXEN_HW_CRB_HUB_AGT_ADR_NIU \ 267 ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_NIU_CRB_AGT_ADR) 268 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C0 \ 269 ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C0_CRB_AGT_ADR) 270 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2C1 \ 271 ((NETXEN_HW_H2_CH_HUB_ADR << 7) | NETXEN_HW_I2C1_CRB_AGT_ADR) 272 273 #define NETXEN_HW_CRB_HUB_AGT_ADR_SRE \ 274 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SRE_CRB_AGT_ADR) 275 #define NETXEN_HW_CRB_HUB_AGT_ADR_EG \ 276 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_EG_CRB_AGT_ADR) 277 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX0 \ 278 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX0_CRB_AGT_ADR) 279 #define NETXEN_HW_CRB_HUB_AGT_ADR_QMN \ 280 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_QM_CRB_AGT_ADR) 281 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN0 \ 282 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG0_CRB_AGT_ADR) 283 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN1 \ 284 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG1_CRB_AGT_ADR) 285 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN2 \ 286 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG2_CRB_AGT_ADR) 287 #define NETXEN_HW_CRB_HUB_AGT_ADR_SQN3 \ 288 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_SQG3_CRB_AGT_ADR) 289 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX1 \ 290 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX1_CRB_AGT_ADR) 291 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX5 \ 292 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX5_CRB_AGT_ADR) 293 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX6 \ 294 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX6_CRB_AGT_ADR) 295 #define NETXEN_HW_CRB_HUB_AGT_ADR_RPMX8 \ 296 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_RPMX8_CRB_AGT_ADR) 297 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS0 \ 298 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS0_CRB_AGT_ADR) 299 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS1 \ 300 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS1_CRB_AGT_ADR) 301 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS2 \ 302 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS2_CRB_AGT_ADR) 303 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAS3 \ 304 ((NETXEN_HW_H3_CH_HUB_ADR << 7) | NETXEN_HW_CAS3_CRB_AGT_ADR) 305 306 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNI \ 307 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNI_CRB_AGT_ADR) 308 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGND \ 309 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGND_CRB_AGT_ADR) 310 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN0 \ 311 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN0_CRB_AGT_ADR) 312 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN1 \ 313 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN1_CRB_AGT_ADR) 314 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN2 \ 315 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN2_CRB_AGT_ADR) 316 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN3 \ 317 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN3_CRB_AGT_ADR) 318 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGN4 \ 319 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGN4_CRB_AGT_ADR) 320 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGNC \ 321 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGNC_CRB_AGT_ADR) 322 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR0 \ 323 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR0_CRB_AGT_ADR) 324 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR1 \ 325 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR1_CRB_AGT_ADR) 326 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR2 \ 327 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR2_CRB_AGT_ADR) 328 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGR3 \ 329 ((NETXEN_HW_H4_CH_HUB_ADR << 7) | NETXEN_HW_PEGR3_CRB_AGT_ADR) 330 331 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSI \ 332 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSI_CRB_AGT_ADR) 333 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSD \ 334 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSD_CRB_AGT_ADR) 335 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS0 \ 336 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS0_CRB_AGT_ADR) 337 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS1 \ 338 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS1_CRB_AGT_ADR) 339 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS2 \ 340 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS2_CRB_AGT_ADR) 341 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGS3 \ 342 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGS3_CRB_AGT_ADR) 343 #define NETXEN_HW_CRB_HUB_AGT_ADR_PGSC \ 344 ((NETXEN_HW_H5_CH_HUB_ADR << 7) | NETXEN_HW_PEGSC_CRB_AGT_ADR) 345 346 #define NETXEN_HW_CRB_HUB_AGT_ADR_CAM \ 347 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_NCM_CRB_AGT_ADR) 348 #define NETXEN_HW_CRB_HUB_AGT_ADR_TIMR \ 349 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_TMR_CRB_AGT_ADR) 350 #define NETXEN_HW_CRB_HUB_AGT_ADR_XDMA \ 351 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_XDMA_CRB_AGT_ADR) 352 #define NETXEN_HW_CRB_HUB_AGT_ADR_SN \ 353 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_SN_CRB_AGT_ADR) 354 #define NETXEN_HW_CRB_HUB_AGT_ADR_I2Q \ 355 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_I2Q_CRB_AGT_ADR) 356 #define NETXEN_HW_CRB_HUB_AGT_ADR_ROMUSB \ 357 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_ROMUSB_CRB_AGT_ADR) 358 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM0 \ 359 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM0_CRB_AGT_ADR) 360 #define NETXEN_HW_CRB_HUB_AGT_ADR_OCM1 \ 361 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_OCM1_CRB_AGT_ADR) 362 #define NETXEN_HW_CRB_HUB_AGT_ADR_LPC \ 363 ((NETXEN_HW_H6_CH_HUB_ADR << 7) | NETXEN_HW_LPC_CRB_AGT_ADR) 364 365 /* 366 * MAX_RCV_CTX : The number of receive contexts that are available on 367 * the phantom. 368 */ 369 #define MAX_RCV_CTX 1 370 371 #define NETXEN_SRE_INT_STATUS (NETXEN_CRB_SRE + 0x00034) 372 #define NETXEN_SRE_PBI_ACTIVE_STATUS (NETXEN_CRB_SRE + 0x01014) 373 #define NETXEN_SRE_L1RE_CTL (NETXEN_CRB_SRE + 0x03000) 374 #define NETXEN_SRE_L2RE_CTL (NETXEN_CRB_SRE + 0x05000) 375 #define NETXEN_SRE_BUF_CTL (NETXEN_CRB_SRE + 0x01000) 376 377 #define NETXEN_DMA_BASE(U) (NETXEN_CRB_PCIX_MD + 0x20000 + ((U)<<16)) 378 #define NETXEN_DMA_COMMAND(U) (NETXEN_DMA_BASE(U) + 0x00008) 379 380 #define NETXEN_I2Q_CLR_PCI_HI (NETXEN_CRB_I2Q + 0x00034) 381 382 #define PEG_NETWORK_BASE(N) (NETXEN_CRB_PEG_NET_0 + (((N)&3) << 20)) 383 #define CRB_REG_EX_PC 0x3c 384 385 #define ROMUSB_GLB (NETXEN_CRB_ROMUSB + 0x00000) 386 #define ROMUSB_ROM (NETXEN_CRB_ROMUSB + 0x10000) 387 388 #define NETXEN_ROMUSB_GLB_STATUS (ROMUSB_GLB + 0x0004) 389 #define NETXEN_ROMUSB_GLB_SW_RESET (ROMUSB_GLB + 0x0008) 390 #define NETXEN_ROMUSB_GLB_PAD_GPIO_I (ROMUSB_GLB + 0x000c) 391 #define NETXEN_ROMUSB_GLB_CAS_RST (ROMUSB_GLB + 0x0038) 392 #define NETXEN_ROMUSB_GLB_TEST_MUX_SEL (ROMUSB_GLB + 0x0044) 393 #define NETXEN_ROMUSB_GLB_PEGTUNE_DONE (ROMUSB_GLB + 0x005c) 394 #define NETXEN_ROMUSB_GLB_CHIP_CLK_CTRL (ROMUSB_GLB + 0x00A8) 395 396 #define NETXEN_ROMUSB_GPIO(n) (ROMUSB_GLB + 0x60 + (4 * (n))) 397 398 #define NETXEN_ROMUSB_ROM_INSTR_OPCODE (ROMUSB_ROM + 0x0004) 399 #define NETXEN_ROMUSB_ROM_ADDRESS (ROMUSB_ROM + 0x0008) 400 #define NETXEN_ROMUSB_ROM_WDATA (ROMUSB_ROM + 0x000c) 401 #define NETXEN_ROMUSB_ROM_ABYTE_CNT (ROMUSB_ROM + 0x0010) 402 #define NETXEN_ROMUSB_ROM_DUMMY_BYTE_CNT (ROMUSB_ROM + 0x0014) 403 #define NETXEN_ROMUSB_ROM_RDATA (ROMUSB_ROM + 0x0018) 404 405 /* Lock IDs for ROM lock */ 406 #define ROM_LOCK_DRIVER 0x0d417340 407 408 /****************************************************************************** 409 * 410 * Definitions specific to M25P flash 411 * 412 ******************************************************************************* 413 * Instructions 414 */ 415 #define M25P_INSTR_WREN 0x06 416 #define M25P_INSTR_WRDI 0x04 417 #define M25P_INSTR_RDID 0x9f 418 #define M25P_INSTR_RDSR 0x05 419 #define M25P_INSTR_WRSR 0x01 420 #define M25P_INSTR_READ 0x03 421 #define M25P_INSTR_FAST_READ 0x0b 422 #define M25P_INSTR_PP 0x02 423 #define M25P_INSTR_SE 0xd8 424 #define M25P_INSTR_BE 0xc7 425 #define M25P_INSTR_DP 0xb9 426 #define M25P_INSTR_RES 0xab 427 428 /* all are 1MB windows */ 429 430 #define NETXEN_PCI_CRB_WINDOWSIZE 0x00100000 431 #define NETXEN_PCI_CRB_WINDOW(A) \ 432 (NETXEN_PCI_CRBSPACE + (A)*NETXEN_PCI_CRB_WINDOWSIZE) 433 434 #define NETXEN_CRB_NIU NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_NIU) 435 #define NETXEN_CRB_SRE NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SRE) 436 #define NETXEN_CRB_ROMUSB \ 437 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_ROMUSB) 438 #define NETXEN_CRB_I2Q NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_I2Q) 439 #define NETXEN_CRB_SMB NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SMB) 440 #define NETXEN_CRB_MAX NETXEN_PCI_CRB_WINDOW(64) 441 442 #define NETXEN_CRB_PCIX_HOST NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH) 443 #define NETXEN_CRB_PCIX_HOST2 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PH2) 444 #define NETXEN_CRB_PEG_NET_0 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN0) 445 #define NETXEN_CRB_PEG_NET_1 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN1) 446 #define NETXEN_CRB_PEG_NET_2 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN2) 447 #define NETXEN_CRB_PEG_NET_3 NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGN3) 448 #define NETXEN_CRB_PEG_NET_D NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGND) 449 #define NETXEN_CRB_PEG_NET_I NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PGNI) 450 #define NETXEN_CRB_DDR_NET NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_MN) 451 #define NETXEN_CRB_QDR_NET NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_SN) 452 453 #define NETXEN_CRB_PCIX_MD NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_PS) 454 #define NETXEN_CRB_PCIE NETXEN_CRB_PCIX_MD 455 456 #define ISR_INT_VECTOR (NETXEN_PCIX_PS_REG(PCIX_INT_VECTOR)) 457 #define ISR_INT_MASK (NETXEN_PCIX_PS_REG(PCIX_INT_MASK)) 458 #define ISR_INT_MASK_SLOW (NETXEN_PCIX_PS_REG(PCIX_INT_MASK)) 459 #define ISR_INT_TARGET_STATUS (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS)) 460 #define ISR_INT_TARGET_MASK (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK)) 461 #define ISR_INT_TARGET_STATUS_F1 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F1)) 462 #define ISR_INT_TARGET_MASK_F1 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F1)) 463 #define ISR_INT_TARGET_STATUS_F2 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F2)) 464 #define ISR_INT_TARGET_MASK_F2 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F2)) 465 #define ISR_INT_TARGET_STATUS_F3 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F3)) 466 #define ISR_INT_TARGET_MASK_F3 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F3)) 467 #define ISR_INT_TARGET_STATUS_F4 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F4)) 468 #define ISR_INT_TARGET_MASK_F4 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F4)) 469 #define ISR_INT_TARGET_STATUS_F5 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F5)) 470 #define ISR_INT_TARGET_MASK_F5 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F5)) 471 #define ISR_INT_TARGET_STATUS_F6 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F6)) 472 #define ISR_INT_TARGET_MASK_F6 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F6)) 473 #define ISR_INT_TARGET_STATUS_F7 (NETXEN_PCIX_PS_REG(PCIX_TARGET_STATUS_F7)) 474 #define ISR_INT_TARGET_MASK_F7 (NETXEN_PCIX_PS_REG(PCIX_TARGET_MASK_F7)) 475 476 #define NETXEN_PCI_MAPSIZE 128 477 #define NETXEN_PCI_DDR_NET (0x00000000UL) 478 #define NETXEN_PCI_QDR_NET (0x04000000UL) 479 #define NETXEN_PCI_DIRECT_CRB (0x04400000UL) 480 #define NETXEN_PCI_CAMQM (0x04800000UL) 481 #define NETXEN_PCI_CAMQM_MAX (0x04ffffffUL) 482 #define NETXEN_PCI_OCM0 (0x05000000UL) 483 #define NETXEN_PCI_OCM0_MAX (0x050fffffUL) 484 #define NETXEN_PCI_OCM1 (0x05100000UL) 485 #define NETXEN_PCI_OCM1_MAX (0x051fffffUL) 486 #define NETXEN_PCI_CRBSPACE (0x06000000UL) 487 #define NETXEN_PCI_128MB_SIZE (0x08000000UL) 488 #define NETXEN_PCI_32MB_SIZE (0x02000000UL) 489 #define NETXEN_PCI_2MB_SIZE (0x00200000UL) 490 491 #define NETXEN_PCI_MN_2M (0) 492 #define NETXEN_PCI_MS_2M (0x80000) 493 #define NETXEN_PCI_OCM0_2M (0x000c0000UL) 494 #define NETXEN_PCI_CAMQM_2M_BASE (0x000ff800UL) 495 #define NETXEN_PCI_CAMQM_2M_END (0x04800800UL) 496 497 #define NETXEN_CRB_CAM NETXEN_PCI_CRB_WINDOW(NETXEN_HW_PX_MAP_CRB_CAM) 498 499 #define NETXEN_ADDR_DDR_NET (0x0000000000000000ULL) 500 #define NETXEN_ADDR_DDR_NET_MAX (0x000000000fffffffULL) 501 #define NETXEN_ADDR_OCM0 (0x0000000200000000ULL) 502 #define NETXEN_ADDR_OCM0_MAX (0x00000002000fffffULL) 503 #define NETXEN_ADDR_OCM1 (0x0000000200400000ULL) 504 #define NETXEN_ADDR_OCM1_MAX (0x00000002004fffffULL) 505 #define NETXEN_ADDR_QDR_NET (0x0000000300000000ULL) 506 #define NETXEN_ADDR_QDR_NET_MAX_P2 (0x00000003003fffffULL) 507 #define NETXEN_ADDR_QDR_NET_MAX_P3 (0x0000000303ffffffULL) 508 509 /* 510 * Register offsets for MN 511 */ 512 #define NETXEN_MIU_CONTROL (0x000) 513 #define NETXEN_MIU_MN_CONTROL (NETXEN_CRB_DDR_NET+NETXEN_MIU_CONTROL) 514 515 /* 200ms delay in each loop */ 516 #define NETXEN_NIU_PHY_WAITLEN 200000 517 /* 10 seconds before we give up */ 518 #define NETXEN_NIU_PHY_WAITMAX 50 519 #define NETXEN_NIU_MAX_GBE_PORTS 4 520 #define NETXEN_NIU_MAX_XG_PORTS 2 521 522 #define NETXEN_NIU_MODE (NETXEN_CRB_NIU + 0x00000) 523 524 #define NETXEN_NIU_XG_SINGLE_TERM (NETXEN_CRB_NIU + 0x00004) 525 #define NETXEN_NIU_XG_DRIVE_HI (NETXEN_CRB_NIU + 0x00008) 526 #define NETXEN_NIU_XG_DRIVE_LO (NETXEN_CRB_NIU + 0x0000c) 527 #define NETXEN_NIU_XG_DTX (NETXEN_CRB_NIU + 0x00010) 528 #define NETXEN_NIU_XG_DEQ (NETXEN_CRB_NIU + 0x00014) 529 #define NETXEN_NIU_XG_WORD_ALIGN (NETXEN_CRB_NIU + 0x00018) 530 #define NETXEN_NIU_XG_RESET (NETXEN_CRB_NIU + 0x0001c) 531 #define NETXEN_NIU_XG_POWER_DOWN (NETXEN_CRB_NIU + 0x00020) 532 #define NETXEN_NIU_XG_RESET_PLL (NETXEN_CRB_NIU + 0x00024) 533 #define NETXEN_NIU_XG_SERDES_LOOPBACK (NETXEN_CRB_NIU + 0x00028) 534 #define NETXEN_NIU_XG_DO_BYTE_ALIGN (NETXEN_CRB_NIU + 0x0002c) 535 #define NETXEN_NIU_XG_TX_ENABLE (NETXEN_CRB_NIU + 0x00030) 536 #define NETXEN_NIU_XG_RX_ENABLE (NETXEN_CRB_NIU + 0x00034) 537 #define NETXEN_NIU_XG_STATUS (NETXEN_CRB_NIU + 0x00038) 538 #define NETXEN_NIU_XG_PAUSE_THRESHOLD (NETXEN_CRB_NIU + 0x0003c) 539 #define NETXEN_NIU_INT_MASK (NETXEN_CRB_NIU + 0x00040) 540 #define NETXEN_NIU_ACTIVE_INT (NETXEN_CRB_NIU + 0x00044) 541 #define NETXEN_NIU_MASKABLE_INT (NETXEN_CRB_NIU + 0x00048) 542 543 #define NETXEN_NIU_STRAP_VALUE_SAVE_HIGHER (NETXEN_CRB_NIU + 0x0004c) 544 545 #define NETXEN_NIU_GB_SERDES_RESET (NETXEN_CRB_NIU + 0x00050) 546 #define NETXEN_NIU_GB0_GMII_MODE (NETXEN_CRB_NIU + 0x00054) 547 #define NETXEN_NIU_GB0_MII_MODE (NETXEN_CRB_NIU + 0x00058) 548 #define NETXEN_NIU_GB1_GMII_MODE (NETXEN_CRB_NIU + 0x0005c) 549 #define NETXEN_NIU_GB1_MII_MODE (NETXEN_CRB_NIU + 0x00060) 550 #define NETXEN_NIU_GB2_GMII_MODE (NETXEN_CRB_NIU + 0x00064) 551 #define NETXEN_NIU_GB2_MII_MODE (NETXEN_CRB_NIU + 0x00068) 552 #define NETXEN_NIU_GB3_GMII_MODE (NETXEN_CRB_NIU + 0x0006c) 553 #define NETXEN_NIU_GB3_MII_MODE (NETXEN_CRB_NIU + 0x00070) 554 #define NETXEN_NIU_REMOTE_LOOPBACK (NETXEN_CRB_NIU + 0x00074) 555 #define NETXEN_NIU_GB0_HALF_DUPLEX (NETXEN_CRB_NIU + 0x00078) 556 #define NETXEN_NIU_GB1_HALF_DUPLEX (NETXEN_CRB_NIU + 0x0007c) 557 #define NETXEN_NIU_RESET_SYS_FIFOS (NETXEN_CRB_NIU + 0x00088) 558 #define NETXEN_NIU_GB_CRC_DROP (NETXEN_CRB_NIU + 0x0008c) 559 #define NETXEN_NIU_GB_DROP_WRONGADDR (NETXEN_CRB_NIU + 0x00090) 560 #define NETXEN_NIU_TEST_MUX_CTL (NETXEN_CRB_NIU + 0x00094) 561 #define NETXEN_NIU_XG_PAUSE_CTL (NETXEN_CRB_NIU + 0x00098) 562 #define NETXEN_NIU_XG_PAUSE_LEVEL (NETXEN_CRB_NIU + 0x000dc) 563 #define NETXEN_NIU_XG_SEL (NETXEN_CRB_NIU + 0x00128) 564 #define NETXEN_NIU_GB_PAUSE_CTL (NETXEN_CRB_NIU + 0x0030c) 565 566 #define NETXEN_NIU_FULL_LEVEL_XG (NETXEN_CRB_NIU + 0x00450) 567 568 #define NETXEN_NIU_XG1_RESET (NETXEN_CRB_NIU + 0x0011c) 569 #define NETXEN_NIU_XG1_POWER_DOWN (NETXEN_CRB_NIU + 0x00120) 570 #define NETXEN_NIU_XG1_RESET_PLL (NETXEN_CRB_NIU + 0x00124) 571 572 #define NETXEN_MAC_ADDR_CNTL_REG (NETXEN_CRB_NIU + 0x1000) 573 574 #define NETXEN_MULTICAST_ADDR_HI_0 (NETXEN_CRB_NIU + 0x1010) 575 #define NETXEN_MULTICAST_ADDR_HI_1 (NETXEN_CRB_NIU + 0x1014) 576 #define NETXEN_MULTICAST_ADDR_HI_2 (NETXEN_CRB_NIU + 0x1018) 577 #define NETXEN_MULTICAST_ADDR_HI_3 (NETXEN_CRB_NIU + 0x101c) 578 579 #define NETXEN_UNICAST_ADDR_BASE (NETXEN_CRB_NIU + 0x1080) 580 #define NETXEN_MULTICAST_ADDR_BASE (NETXEN_CRB_NIU + 0x1100) 581 582 #define NETXEN_NIU_GB_MAC_CONFIG_0(I) \ 583 (NETXEN_CRB_NIU + 0x30000 + (I)*0x10000) 584 #define NETXEN_NIU_GB_MAC_CONFIG_1(I) \ 585 (NETXEN_CRB_NIU + 0x30004 + (I)*0x10000) 586 #define NETXEN_NIU_GB_MAC_IPG_IFG(I) \ 587 (NETXEN_CRB_NIU + 0x30008 + (I)*0x10000) 588 #define NETXEN_NIU_GB_HALF_DUPLEX_CTRL(I) \ 589 (NETXEN_CRB_NIU + 0x3000c + (I)*0x10000) 590 #define NETXEN_NIU_GB_MAX_FRAME_SIZE(I) \ 591 (NETXEN_CRB_NIU + 0x30010 + (I)*0x10000) 592 #define NETXEN_NIU_GB_TEST_REG(I) \ 593 (NETXEN_CRB_NIU + 0x3001c + (I)*0x10000) 594 #define NETXEN_NIU_GB_MII_MGMT_CONFIG(I) \ 595 (NETXEN_CRB_NIU + 0x30020 + (I)*0x10000) 596 #define NETXEN_NIU_GB_MII_MGMT_COMMAND(I) \ 597 (NETXEN_CRB_NIU + 0x30024 + (I)*0x10000) 598 #define NETXEN_NIU_GB_MII_MGMT_ADDR(I) \ 599 (NETXEN_CRB_NIU + 0x30028 + (I)*0x10000) 600 #define NETXEN_NIU_GB_MII_MGMT_CTRL(I) \ 601 (NETXEN_CRB_NIU + 0x3002c + (I)*0x10000) 602 #define NETXEN_NIU_GB_MII_MGMT_STATUS(I) \ 603 (NETXEN_CRB_NIU + 0x30030 + (I)*0x10000) 604 #define NETXEN_NIU_GB_MII_MGMT_INDICATE(I) \ 605 (NETXEN_CRB_NIU + 0x30034 + (I)*0x10000) 606 #define NETXEN_NIU_GB_INTERFACE_CTRL(I) \ 607 (NETXEN_CRB_NIU + 0x30038 + (I)*0x10000) 608 #define NETXEN_NIU_GB_INTERFACE_STATUS(I) \ 609 (NETXEN_CRB_NIU + 0x3003c + (I)*0x10000) 610 #define NETXEN_NIU_GB_STATION_ADDR_0(I) \ 611 (NETXEN_CRB_NIU + 0x30040 + (I)*0x10000) 612 #define NETXEN_NIU_GB_STATION_ADDR_1(I) \ 613 (NETXEN_CRB_NIU + 0x30044 + (I)*0x10000) 614 615 #define NETXEN_NIU_XGE_CONFIG_0 (NETXEN_CRB_NIU + 0x70000) 616 #define NETXEN_NIU_XGE_CONFIG_1 (NETXEN_CRB_NIU + 0x70004) 617 #define NETXEN_NIU_XGE_IPG (NETXEN_CRB_NIU + 0x70008) 618 #define NETXEN_NIU_XGE_STATION_ADDR_0_HI (NETXEN_CRB_NIU + 0x7000c) 619 #define NETXEN_NIU_XGE_STATION_ADDR_0_1 (NETXEN_CRB_NIU + 0x70010) 620 #define NETXEN_NIU_XGE_STATION_ADDR_1_LO (NETXEN_CRB_NIU + 0x70014) 621 #define NETXEN_NIU_XGE_STATUS (NETXEN_CRB_NIU + 0x70018) 622 #define NETXEN_NIU_XGE_MAX_FRAME_SIZE (NETXEN_CRB_NIU + 0x7001c) 623 #define NETXEN_NIU_XGE_PAUSE_FRAME_VALUE (NETXEN_CRB_NIU + 0x70020) 624 #define NETXEN_NIU_XGE_TX_BYTE_CNT (NETXEN_CRB_NIU + 0x70024) 625 #define NETXEN_NIU_XGE_TX_FRAME_CNT (NETXEN_CRB_NIU + 0x70028) 626 #define NETXEN_NIU_XGE_RX_BYTE_CNT (NETXEN_CRB_NIU + 0x7002c) 627 #define NETXEN_NIU_XGE_RX_FRAME_CNT (NETXEN_CRB_NIU + 0x70030) 628 #define NETXEN_NIU_XGE_AGGR_ERROR_CNT (NETXEN_CRB_NIU + 0x70034) 629 #define NETXEN_NIU_XGE_MULTICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x70038) 630 #define NETXEN_NIU_XGE_UNICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x7003c) 631 #define NETXEN_NIU_XGE_CRC_ERROR_CNT (NETXEN_CRB_NIU + 0x70040) 632 #define NETXEN_NIU_XGE_OVERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x70044) 633 #define NETXEN_NIU_XGE_UNDERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x70048) 634 #define NETXEN_NIU_XGE_LOCAL_ERROR_CNT (NETXEN_CRB_NIU + 0x7004c) 635 #define NETXEN_NIU_XGE_REMOTE_ERROR_CNT (NETXEN_CRB_NIU + 0x70050) 636 #define NETXEN_NIU_XGE_CONTROL_CHAR_CNT (NETXEN_CRB_NIU + 0x70054) 637 #define NETXEN_NIU_XGE_PAUSE_FRAME_CNT (NETXEN_CRB_NIU + 0x70058) 638 #define NETXEN_NIU_XG1_CONFIG_0 (NETXEN_CRB_NIU + 0x80000) 639 #define NETXEN_NIU_XG1_CONFIG_1 (NETXEN_CRB_NIU + 0x80004) 640 #define NETXEN_NIU_XG1_IPG (NETXEN_CRB_NIU + 0x80008) 641 #define NETXEN_NIU_XG1_STATION_ADDR_0_HI (NETXEN_CRB_NIU + 0x8000c) 642 #define NETXEN_NIU_XG1_STATION_ADDR_0_1 (NETXEN_CRB_NIU + 0x80010) 643 #define NETXEN_NIU_XG1_STATION_ADDR_1_LO (NETXEN_CRB_NIU + 0x80014) 644 #define NETXEN_NIU_XG1_STATUS (NETXEN_CRB_NIU + 0x80018) 645 #define NETXEN_NIU_XG1_MAX_FRAME_SIZE (NETXEN_CRB_NIU + 0x8001c) 646 #define NETXEN_NIU_XG1_PAUSE_FRAME_VALUE (NETXEN_CRB_NIU + 0x80020) 647 #define NETXEN_NIU_XG1_TX_BYTE_CNT (NETXEN_CRB_NIU + 0x80024) 648 #define NETXEN_NIU_XG1_TX_FRAME_CNT (NETXEN_CRB_NIU + 0x80028) 649 #define NETXEN_NIU_XG1_RX_BYTE_CNT (NETXEN_CRB_NIU + 0x8002c) 650 #define NETXEN_NIU_XG1_RX_FRAME_CNT (NETXEN_CRB_NIU + 0x80030) 651 #define NETXEN_NIU_XG1_AGGR_ERROR_CNT (NETXEN_CRB_NIU + 0x80034) 652 #define NETXEN_NIU_XG1_MULTICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x80038) 653 #define NETXEN_NIU_XG1_UNICAST_FRAME_CNT (NETXEN_CRB_NIU + 0x8003c) 654 #define NETXEN_NIU_XG1_CRC_ERROR_CNT (NETXEN_CRB_NIU + 0x80040) 655 #define NETXEN_NIU_XG1_OVERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x80044) 656 #define NETXEN_NIU_XG1_UNDERSIZE_FRAME_ERR (NETXEN_CRB_NIU + 0x80048) 657 #define NETXEN_NIU_XG1_LOCAL_ERROR_CNT (NETXEN_CRB_NIU + 0x8004c) 658 #define NETXEN_NIU_XG1_REMOTE_ERROR_CNT (NETXEN_CRB_NIU + 0x80050) 659 #define NETXEN_NIU_XG1_CONTROL_CHAR_CNT (NETXEN_CRB_NIU + 0x80054) 660 #define NETXEN_NIU_XG1_PAUSE_FRAME_CNT (NETXEN_CRB_NIU + 0x80058) 661 662 /* P3 802.3ap */ 663 #define NETXEN_NIU_AP_MAC_CONFIG_0(I) (NETXEN_CRB_NIU+0xa0000+(I)*0x10000) 664 #define NETXEN_NIU_AP_MAC_CONFIG_1(I) (NETXEN_CRB_NIU+0xa0004+(I)*0x10000) 665 #define NETXEN_NIU_AP_MAC_IPG_IFG(I) (NETXEN_CRB_NIU+0xa0008+(I)*0x10000) 666 #define NETXEN_NIU_AP_HALF_DUPLEX_CTRL(I) (NETXEN_CRB_NIU+0xa000c+(I)*0x10000) 667 #define NETXEN_NIU_AP_MAX_FRAME_SIZE(I) (NETXEN_CRB_NIU+0xa0010+(I)*0x10000) 668 #define NETXEN_NIU_AP_TEST_REG(I) (NETXEN_CRB_NIU+0xa001c+(I)*0x10000) 669 #define NETXEN_NIU_AP_MII_MGMT_CONFIG(I) (NETXEN_CRB_NIU+0xa0020+(I)*0x10000) 670 #define NETXEN_NIU_AP_MII_MGMT_COMMAND(I) (NETXEN_CRB_NIU+0xa0024+(I)*0x10000) 671 #define NETXEN_NIU_AP_MII_MGMT_ADDR(I) (NETXEN_CRB_NIU+0xa0028+(I)*0x10000) 672 #define NETXEN_NIU_AP_MII_MGMT_CTRL(I) (NETXEN_CRB_NIU+0xa002c+(I)*0x10000) 673 #define NETXEN_NIU_AP_MII_MGMT_STATUS(I) (NETXEN_CRB_NIU+0xa0030+(I)*0x10000) 674 #define NETXEN_NIU_AP_MII_MGMT_INDICATE(I) (NETXEN_CRB_NIU+0xa0034+(I)*0x10000) 675 #define NETXEN_NIU_AP_INTERFACE_CTRL(I) (NETXEN_CRB_NIU+0xa0038+(I)*0x10000) 676 #define NETXEN_NIU_AP_INTERFACE_STATUS(I) (NETXEN_CRB_NIU+0xa003c+(I)*0x10000) 677 #define NETXEN_NIU_AP_STATION_ADDR_0(I) (NETXEN_CRB_NIU+0xa0040+(I)*0x10000) 678 #define NETXEN_NIU_AP_STATION_ADDR_1(I) (NETXEN_CRB_NIU+0xa0044+(I)*0x10000) 679 680 /* 681 * Register offsets for MN 682 */ 683 #define MIU_CONTROL (0x000) 684 #define MIU_TEST_AGT_CTRL (0x090) 685 #define MIU_TEST_AGT_ADDR_LO (0x094) 686 #define MIU_TEST_AGT_ADDR_HI (0x098) 687 #define MIU_TEST_AGT_WRDATA_LO (0x0a0) 688 #define MIU_TEST_AGT_WRDATA_HI (0x0a4) 689 #define MIU_TEST_AGT_WRDATA(i) (0x0a0+(4*(i))) 690 #define MIU_TEST_AGT_RDDATA_LO (0x0a8) 691 #define MIU_TEST_AGT_RDDATA_HI (0x0ac) 692 #define MIU_TEST_AGT_RDDATA(i) (0x0a8+(4*(i))) 693 #define MIU_TEST_AGT_ADDR_MASK 0xfffffff8 694 #define MIU_TEST_AGT_UPPER_ADDR(off) (0) 695 696 /* MIU_TEST_AGT_CTRL flags. work for SIU as well */ 697 #define MIU_TA_CTL_START 1 698 #define MIU_TA_CTL_ENABLE 2 699 #define MIU_TA_CTL_WRITE 4 700 #define MIU_TA_CTL_BUSY 8 701 702 #define SIU_TEST_AGT_CTRL (0x060) 703 #define SIU_TEST_AGT_ADDR_LO (0x064) 704 #define SIU_TEST_AGT_ADDR_HI (0x078) 705 #define SIU_TEST_AGT_WRDATA_LO (0x068) 706 #define SIU_TEST_AGT_WRDATA_HI (0x06c) 707 #define SIU_TEST_AGT_WRDATA(i) (0x068+(4*(i))) 708 #define SIU_TEST_AGT_RDDATA_LO (0x070) 709 #define SIU_TEST_AGT_RDDATA_HI (0x074) 710 #define SIU_TEST_AGT_RDDATA(i) (0x070+(4*(i))) 711 712 #define SIU_TEST_AGT_ADDR_MASK 0x3ffff8 713 #define SIU_TEST_AGT_UPPER_ADDR(off) ((off)>>22) 714 715 /* XG Link status */ 716 #define XG_LINK_UP 0x10 717 #define XG_LINK_DOWN 0x20 718 719 #define XG_LINK_UP_P3 0x01 720 #define XG_LINK_DOWN_P3 0x02 721 #define XG_LINK_STATE_P3_MASK 0xf 722 #define XG_LINK_STATE_P3(pcifn,val) \ 723 (((val) >> ((pcifn) * 4)) & XG_LINK_STATE_P3_MASK) 724 725 #define P3_LINK_SPEED_MHZ 100 726 #define P3_LINK_SPEED_MASK 0xff 727 #define P3_LINK_SPEED_REG(pcifn) \ 728 (CRB_PF_LINK_SPEED_1 + (((pcifn) / 4) * 4)) 729 #define P3_LINK_SPEED_VAL(pcifn, reg) \ 730 (((reg) >> (8 * ((pcifn) & 0x3))) & P3_LINK_SPEED_MASK) 731 732 #define NETXEN_CAM_RAM_BASE (NETXEN_CRB_CAM + 0x02000) 733 #define NETXEN_CAM_RAM(reg) (NETXEN_CAM_RAM_BASE + (reg)) 734 #define NETXEN_FW_VERSION_MAJOR (NETXEN_CAM_RAM(0x150)) 735 #define NETXEN_FW_VERSION_MINOR (NETXEN_CAM_RAM(0x154)) 736 #define NETXEN_FW_VERSION_SUB (NETXEN_CAM_RAM(0x158)) 737 #define NETXEN_ROM_LOCK_ID (NETXEN_CAM_RAM(0x100)) 738 #define NETXEN_CRB_WIN_LOCK_ID (NETXEN_CAM_RAM(0x124)) 739 740 #define NETXEN_PHY_LOCK_ID (NETXEN_CAM_RAM(0x120)) 741 742 /* Lock IDs for PHY lock */ 743 #define PHY_LOCK_DRIVER 0x44524956 744 745 /* Used for PS PCI Memory access */ 746 #define PCIX_PS_OP_ADDR_LO (0x10000) 747 /* via CRB (PS side only) */ 748 #define PCIX_PS_OP_ADDR_HI (0x10004) 749 750 #define PCIX_INT_VECTOR (0x10100) 751 #define PCIX_INT_MASK (0x10104) 752 753 #define PCIX_CRB_WINDOW (0x10210) 754 #define PCIX_CRB_WINDOW_F0 (0x10210) 755 #define PCIX_CRB_WINDOW_F1 (0x10230) 756 #define PCIX_CRB_WINDOW_F2 (0x10250) 757 #define PCIX_CRB_WINDOW_F3 (0x10270) 758 #define PCIX_CRB_WINDOW_F4 (0x102ac) 759 #define PCIX_CRB_WINDOW_F5 (0x102bc) 760 #define PCIX_CRB_WINDOW_F6 (0x102cc) 761 #define PCIX_CRB_WINDOW_F7 (0x102dc) 762 #define PCIE_CRB_WINDOW_REG(func) (((func) < 4) ? \ 763 (PCIX_CRB_WINDOW_F0 + (0x20 * (func))) :\ 764 (PCIX_CRB_WINDOW_F4 + (0x10 * ((func)-4)))) 765 766 #define PCIX_MN_WINDOW (0x10200) 767 #define PCIX_MN_WINDOW_F0 (0x10200) 768 #define PCIX_MN_WINDOW_F1 (0x10220) 769 #define PCIX_MN_WINDOW_F2 (0x10240) 770 #define PCIX_MN_WINDOW_F3 (0x10260) 771 #define PCIX_MN_WINDOW_F4 (0x102a0) 772 #define PCIX_MN_WINDOW_F5 (0x102b0) 773 #define PCIX_MN_WINDOW_F6 (0x102c0) 774 #define PCIX_MN_WINDOW_F7 (0x102d0) 775 #define PCIE_MN_WINDOW_REG(func) (((func) < 4) ? \ 776 (PCIX_MN_WINDOW_F0 + (0x20 * (func))) :\ 777 (PCIX_MN_WINDOW_F4 + (0x10 * ((func)-4)))) 778 779 #define PCIX_SN_WINDOW (0x10208) 780 #define PCIX_SN_WINDOW_F0 (0x10208) 781 #define PCIX_SN_WINDOW_F1 (0x10228) 782 #define PCIX_SN_WINDOW_F2 (0x10248) 783 #define PCIX_SN_WINDOW_F3 (0x10268) 784 #define PCIX_SN_WINDOW_F4 (0x102a8) 785 #define PCIX_SN_WINDOW_F5 (0x102b8) 786 #define PCIX_SN_WINDOW_F6 (0x102c8) 787 #define PCIX_SN_WINDOW_F7 (0x102d8) 788 #define PCIE_SN_WINDOW_REG(func) (((func) < 4) ? \ 789 (PCIX_SN_WINDOW_F0 + (0x20 * (func))) :\ 790 (PCIX_SN_WINDOW_F4 + (0x10 * ((func)-4)))) 791 792 #define PCIX_TARGET_STATUS (0x10118) 793 #define PCIX_TARGET_STATUS_F1 (0x10160) 794 #define PCIX_TARGET_STATUS_F2 (0x10164) 795 #define PCIX_TARGET_STATUS_F3 (0x10168) 796 #define PCIX_TARGET_STATUS_F4 (0x10360) 797 #define PCIX_TARGET_STATUS_F5 (0x10364) 798 #define PCIX_TARGET_STATUS_F6 (0x10368) 799 #define PCIX_TARGET_STATUS_F7 (0x1036c) 800 801 #define PCIX_TARGET_MASK (0x10128) 802 #define PCIX_TARGET_MASK_F1 (0x10170) 803 #define PCIX_TARGET_MASK_F2 (0x10174) 804 #define PCIX_TARGET_MASK_F3 (0x10178) 805 #define PCIX_TARGET_MASK_F4 (0x10370) 806 #define PCIX_TARGET_MASK_F5 (0x10374) 807 #define PCIX_TARGET_MASK_F6 (0x10378) 808 #define PCIX_TARGET_MASK_F7 (0x1037c) 809 810 #define PCIX_MSI_F0 (0x13000) 811 #define PCIX_MSI_F1 (0x13004) 812 #define PCIX_MSI_F2 (0x13008) 813 #define PCIX_MSI_F3 (0x1300c) 814 #define PCIX_MSI_F4 (0x13010) 815 #define PCIX_MSI_F5 (0x13014) 816 #define PCIX_MSI_F6 (0x13018) 817 #define PCIX_MSI_F7 (0x1301c) 818 #define PCIX_MSI_F(i) (0x13000+((i)*4)) 819 820 #define PCIX_PS_MEM_SPACE (0x90000) 821 822 #define NETXEN_PCIX_PH_REG(reg) (NETXEN_CRB_PCIE + (reg)) 823 #define NETXEN_PCIX_PS_REG(reg) (NETXEN_CRB_PCIX_MD + (reg)) 824 825 #define NETXEN_PCIE_REG(reg) (NETXEN_CRB_PCIE + (reg)) 826 827 #define PCIE_MAX_DMA_XFER_SIZE (0x1404c) 828 829 #define PCIE_DCR 0x00d8 830 831 #define PCIE_SEM2_LOCK (0x1c010) /* Flash lock */ 832 #define PCIE_SEM2_UNLOCK (0x1c014) /* Flash unlock */ 833 #define PCIE_SEM3_LOCK (0x1c018) /* Phy lock */ 834 #define PCIE_SEM3_UNLOCK (0x1c01c) /* Phy unlock */ 835 #define PCIE_SEM5_LOCK (0x1c028) /* API lock */ 836 #define PCIE_SEM5_UNLOCK (0x1c02c) /* API unlock */ 837 #define PCIE_SEM6_LOCK (0x1c030) /* sw lock */ 838 #define PCIE_SEM6_UNLOCK (0x1c034) /* sw unlock */ 839 #define PCIE_SEM7_LOCK (0x1c038) /* crb win lock */ 840 #define PCIE_SEM7_UNLOCK (0x1c03c) /* crbwin unlock*/ 841 842 #define PCIE_SETUP_FUNCTION (0x12040) 843 #define PCIE_SETUP_FUNCTION2 (0x12048) 844 #define PCIE_MISCCFG_RC (0x1206c) 845 #define PCIE_TGT_SPLIT_CHICKEN (0x12080) 846 #define PCIE_CHICKEN3 (0x120c8) 847 848 #define ISR_INT_STATE_REG (NETXEN_PCIX_PS_REG(PCIE_MISCCFG_RC)) 849 #define PCIE_MAX_MASTER_SPLIT (0x14048) 850 851 #define NETXEN_PORT_MODE_NONE 0 852 #define NETXEN_PORT_MODE_XG 1 853 #define NETXEN_PORT_MODE_GB 2 854 #define NETXEN_PORT_MODE_802_3_AP 3 855 #define NETXEN_PORT_MODE_AUTO_NEG 4 856 #define NETXEN_PORT_MODE_AUTO_NEG_1G 5 857 #define NETXEN_PORT_MODE_AUTO_NEG_XG 6 858 #define NETXEN_PORT_MODE_ADDR (NETXEN_CAM_RAM(0x24)) 859 #define NETXEN_WOL_PORT_MODE (NETXEN_CAM_RAM(0x198)) 860 861 #define NETXEN_CAM_RAM_DMA_WATCHDOG_CTRL (0x14) 862 863 #define ISR_MSI_INT_TRIGGER(FUNC) (NETXEN_PCIX_PS_REG(PCIX_MSI_F(FUNC))) 864 #define ISR_LEGACY_INT_TRIGGERED(VAL) (((VAL) & 0x300) == 0x200) 865 866 /* 867 * PCI Interrupt Vector Values. 868 */ 869 #define PCIX_INT_VECTOR_BIT_F0 0x0080 870 #define PCIX_INT_VECTOR_BIT_F1 0x0100 871 #define PCIX_INT_VECTOR_BIT_F2 0x0200 872 #define PCIX_INT_VECTOR_BIT_F3 0x0400 873 #define PCIX_INT_VECTOR_BIT_F4 0x0800 874 #define PCIX_INT_VECTOR_BIT_F5 0x1000 875 #define PCIX_INT_VECTOR_BIT_F6 0x2000 876 #define PCIX_INT_VECTOR_BIT_F7 0x4000 877 878 struct netxen_legacy_intr_set { 879 uint32_t int_vec_bit; 880 uint32_t tgt_status_reg; 881 uint32_t tgt_mask_reg; 882 uint32_t pci_int_reg; 883 }; 884 885 #define NX_LEGACY_INTR_CONFIG \ 886 { \ 887 { \ 888 .int_vec_bit = PCIX_INT_VECTOR_BIT_F0, \ 889 .tgt_status_reg = ISR_INT_TARGET_STATUS, \ 890 .tgt_mask_reg = ISR_INT_TARGET_MASK, \ 891 .pci_int_reg = ISR_MSI_INT_TRIGGER(0) }, \ 892 \ 893 { \ 894 .int_vec_bit = PCIX_INT_VECTOR_BIT_F1, \ 895 .tgt_status_reg = ISR_INT_TARGET_STATUS_F1, \ 896 .tgt_mask_reg = ISR_INT_TARGET_MASK_F1, \ 897 .pci_int_reg = ISR_MSI_INT_TRIGGER(1) }, \ 898 \ 899 { \ 900 .int_vec_bit = PCIX_INT_VECTOR_BIT_F2, \ 901 .tgt_status_reg = ISR_INT_TARGET_STATUS_F2, \ 902 .tgt_mask_reg = ISR_INT_TARGET_MASK_F2, \ 903 .pci_int_reg = ISR_MSI_INT_TRIGGER(2) }, \ 904 \ 905 { \ 906 .int_vec_bit = PCIX_INT_VECTOR_BIT_F3, \ 907 .tgt_status_reg = ISR_INT_TARGET_STATUS_F3, \ 908 .tgt_mask_reg = ISR_INT_TARGET_MASK_F3, \ 909 .pci_int_reg = ISR_MSI_INT_TRIGGER(3) }, \ 910 \ 911 { \ 912 .int_vec_bit = PCIX_INT_VECTOR_BIT_F4, \ 913 .tgt_status_reg = ISR_INT_TARGET_STATUS_F4, \ 914 .tgt_mask_reg = ISR_INT_TARGET_MASK_F4, \ 915 .pci_int_reg = ISR_MSI_INT_TRIGGER(4) }, \ 916 \ 917 { \ 918 .int_vec_bit = PCIX_INT_VECTOR_BIT_F5, \ 919 .tgt_status_reg = ISR_INT_TARGET_STATUS_F5, \ 920 .tgt_mask_reg = ISR_INT_TARGET_MASK_F5, \ 921 .pci_int_reg = ISR_MSI_INT_TRIGGER(5) }, \ 922 \ 923 { \ 924 .int_vec_bit = PCIX_INT_VECTOR_BIT_F6, \ 925 .tgt_status_reg = ISR_INT_TARGET_STATUS_F6, \ 926 .tgt_mask_reg = ISR_INT_TARGET_MASK_F6, \ 927 .pci_int_reg = ISR_MSI_INT_TRIGGER(6) }, \ 928 \ 929 { \ 930 .int_vec_bit = PCIX_INT_VECTOR_BIT_F7, \ 931 .tgt_status_reg = ISR_INT_TARGET_STATUS_F7, \ 932 .tgt_mask_reg = ISR_INT_TARGET_MASK_F7, \ 933 .pci_int_reg = ISR_MSI_INT_TRIGGER(7) }, \ 934 } 935 936 #endif /* __NETXEN_NIC_HDR_H_ */ 937