1 /*
2 * PCIe host controller driver for Samsung EXYNOS SoCs
3 *
4 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
5 * http://www.samsung.com
6 *
7 * Author: Jingoo Han <jg1.han@samsung.com>
8 *
9 * This program is free software; you can redistribute it and/or modify
10 * it under the terms of the GNU General Public License version 2 as
11 * published by the Free Software Foundation.
12 */
13
14 #include <linux/clk.h>
15 #include <linux/delay.h>
16 #include <linux/gpio.h>
17 #include <linux/interrupt.h>
18 #include <linux/kernel.h>
19 #include <linux/module.h>
20 #include <linux/of_gpio.h>
21 #include <linux/pci.h>
22 #include <linux/platform_device.h>
23 #include <linux/resource.h>
24 #include <linux/signal.h>
25 #include <linux/types.h>
26
27 #include "pcie-designware.h"
28
29 #define to_exynos_pcie(x) container_of(x, struct exynos_pcie, pp)
30
31 struct exynos_pcie {
32 void __iomem *elbi_base;
33 void __iomem *phy_base;
34 void __iomem *block_base;
35 int reset_gpio;
36 struct clk *clk;
37 struct clk *bus_clk;
38 struct pcie_port pp;
39 };
40
41 /* PCIe ELBI registers */
42 #define PCIE_IRQ_PULSE 0x000
43 #define IRQ_INTA_ASSERT (0x1 << 0)
44 #define IRQ_INTB_ASSERT (0x1 << 2)
45 #define IRQ_INTC_ASSERT (0x1 << 4)
46 #define IRQ_INTD_ASSERT (0x1 << 6)
47 #define PCIE_IRQ_LEVEL 0x004
48 #define PCIE_IRQ_SPECIAL 0x008
49 #define PCIE_IRQ_EN_PULSE 0x00c
50 #define PCIE_IRQ_EN_LEVEL 0x010
51 #define IRQ_MSI_ENABLE (0x1 << 2)
52 #define PCIE_IRQ_EN_SPECIAL 0x014
53 #define PCIE_PWR_RESET 0x018
54 #define PCIE_CORE_RESET 0x01c
55 #define PCIE_CORE_RESET_ENABLE (0x1 << 0)
56 #define PCIE_STICKY_RESET 0x020
57 #define PCIE_NONSTICKY_RESET 0x024
58 #define PCIE_APP_INIT_RESET 0x028
59 #define PCIE_APP_LTSSM_ENABLE 0x02c
60 #define PCIE_ELBI_RDLH_LINKUP 0x064
61 #define PCIE_ELBI_LTSSM_ENABLE 0x1
62 #define PCIE_ELBI_SLV_AWMISC 0x11c
63 #define PCIE_ELBI_SLV_ARMISC 0x120
64 #define PCIE_ELBI_SLV_DBI_ENABLE (0x1 << 21)
65
66 /* PCIe Purple registers */
67 #define PCIE_PHY_GLOBAL_RESET 0x000
68 #define PCIE_PHY_COMMON_RESET 0x004
69 #define PCIE_PHY_CMN_REG 0x008
70 #define PCIE_PHY_MAC_RESET 0x00c
71 #define PCIE_PHY_PLL_LOCKED 0x010
72 #define PCIE_PHY_TRSVREG_RESET 0x020
73 #define PCIE_PHY_TRSV_RESET 0x024
74
75 /* PCIe PHY registers */
76 #define PCIE_PHY_IMPEDANCE 0x004
77 #define PCIE_PHY_PLL_DIV_0 0x008
78 #define PCIE_PHY_PLL_BIAS 0x00c
79 #define PCIE_PHY_DCC_FEEDBACK 0x014
80 #define PCIE_PHY_PLL_DIV_1 0x05c
81 #define PCIE_PHY_COMMON_POWER 0x064
82 #define PCIE_PHY_COMMON_PD_CMN (0x1 << 3)
83 #define PCIE_PHY_TRSV0_EMP_LVL 0x084
84 #define PCIE_PHY_TRSV0_DRV_LVL 0x088
85 #define PCIE_PHY_TRSV0_RXCDR 0x0ac
86 #define PCIE_PHY_TRSV0_POWER 0x0c4
87 #define PCIE_PHY_TRSV0_PD_TSV (0x1 << 7)
88 #define PCIE_PHY_TRSV0_LVCC 0x0dc
89 #define PCIE_PHY_TRSV1_EMP_LVL 0x144
90 #define PCIE_PHY_TRSV1_RXCDR 0x16c
91 #define PCIE_PHY_TRSV1_POWER 0x184
92 #define PCIE_PHY_TRSV1_PD_TSV (0x1 << 7)
93 #define PCIE_PHY_TRSV1_LVCC 0x19c
94 #define PCIE_PHY_TRSV2_EMP_LVL 0x204
95 #define PCIE_PHY_TRSV2_RXCDR 0x22c
96 #define PCIE_PHY_TRSV2_POWER 0x244
97 #define PCIE_PHY_TRSV2_PD_TSV (0x1 << 7)
98 #define PCIE_PHY_TRSV2_LVCC 0x25c
99 #define PCIE_PHY_TRSV3_EMP_LVL 0x2c4
100 #define PCIE_PHY_TRSV3_RXCDR 0x2ec
101 #define PCIE_PHY_TRSV3_POWER 0x304
102 #define PCIE_PHY_TRSV3_PD_TSV (0x1 << 7)
103 #define PCIE_PHY_TRSV3_LVCC 0x31c
104
exynos_elb_writel(struct exynos_pcie * pcie,u32 val,u32 reg)105 static inline void exynos_elb_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
106 {
107 writel(val, pcie->elbi_base + reg);
108 }
109
exynos_elb_readl(struct exynos_pcie * pcie,u32 reg)110 static inline u32 exynos_elb_readl(struct exynos_pcie *pcie, u32 reg)
111 {
112 return readl(pcie->elbi_base + reg);
113 }
114
exynos_phy_writel(struct exynos_pcie * pcie,u32 val,u32 reg)115 static inline void exynos_phy_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
116 {
117 writel(val, pcie->phy_base + reg);
118 }
119
exynos_phy_readl(struct exynos_pcie * pcie,u32 reg)120 static inline u32 exynos_phy_readl(struct exynos_pcie *pcie, u32 reg)
121 {
122 return readl(pcie->phy_base + reg);
123 }
124
exynos_blk_writel(struct exynos_pcie * pcie,u32 val,u32 reg)125 static inline void exynos_blk_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
126 {
127 writel(val, pcie->block_base + reg);
128 }
129
exynos_blk_readl(struct exynos_pcie * pcie,u32 reg)130 static inline u32 exynos_blk_readl(struct exynos_pcie *pcie, u32 reg)
131 {
132 return readl(pcie->block_base + reg);
133 }
134
exynos_pcie_sideband_dbi_w_mode(struct pcie_port * pp,bool on)135 static void exynos_pcie_sideband_dbi_w_mode(struct pcie_port *pp, bool on)
136 {
137 u32 val;
138 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
139
140 if (on) {
141 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
142 val |= PCIE_ELBI_SLV_DBI_ENABLE;
143 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
144 } else {
145 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
146 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
147 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
148 }
149 }
150
exynos_pcie_sideband_dbi_r_mode(struct pcie_port * pp,bool on)151 static void exynos_pcie_sideband_dbi_r_mode(struct pcie_port *pp, bool on)
152 {
153 u32 val;
154 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
155
156 if (on) {
157 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
158 val |= PCIE_ELBI_SLV_DBI_ENABLE;
159 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
160 } else {
161 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
162 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
163 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
164 }
165 }
166
exynos_pcie_assert_core_reset(struct pcie_port * pp)167 static void exynos_pcie_assert_core_reset(struct pcie_port *pp)
168 {
169 u32 val;
170 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
171
172 val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
173 val &= ~PCIE_CORE_RESET_ENABLE;
174 exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
175 exynos_elb_writel(exynos_pcie, 0, PCIE_PWR_RESET);
176 exynos_elb_writel(exynos_pcie, 0, PCIE_STICKY_RESET);
177 exynos_elb_writel(exynos_pcie, 0, PCIE_NONSTICKY_RESET);
178 }
179
exynos_pcie_deassert_core_reset(struct pcie_port * pp)180 static void exynos_pcie_deassert_core_reset(struct pcie_port *pp)
181 {
182 u32 val;
183 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
184
185 val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
186 val |= PCIE_CORE_RESET_ENABLE;
187
188 exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
189 exynos_elb_writel(exynos_pcie, 1, PCIE_STICKY_RESET);
190 exynos_elb_writel(exynos_pcie, 1, PCIE_NONSTICKY_RESET);
191 exynos_elb_writel(exynos_pcie, 1, PCIE_APP_INIT_RESET);
192 exynos_elb_writel(exynos_pcie, 0, PCIE_APP_INIT_RESET);
193 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_MAC_RESET);
194 }
195
exynos_pcie_assert_phy_reset(struct pcie_port * pp)196 static void exynos_pcie_assert_phy_reset(struct pcie_port *pp)
197 {
198 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
199
200 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_MAC_RESET);
201 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_GLOBAL_RESET);
202 }
203
exynos_pcie_deassert_phy_reset(struct pcie_port * pp)204 static void exynos_pcie_deassert_phy_reset(struct pcie_port *pp)
205 {
206 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
207
208 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_GLOBAL_RESET);
209 exynos_elb_writel(exynos_pcie, 1, PCIE_PWR_RESET);
210 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
211 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_CMN_REG);
212 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSVREG_RESET);
213 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSV_RESET);
214 }
215
exynos_pcie_power_on_phy(struct pcie_port * pp)216 static void exynos_pcie_power_on_phy(struct pcie_port *pp)
217 {
218 u32 val;
219 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
220
221 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
222 val &= ~PCIE_PHY_COMMON_PD_CMN;
223 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
224
225 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
226 val &= ~PCIE_PHY_TRSV0_PD_TSV;
227 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
228
229 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
230 val &= ~PCIE_PHY_TRSV1_PD_TSV;
231 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
232
233 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
234 val &= ~PCIE_PHY_TRSV2_PD_TSV;
235 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
236
237 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
238 val &= ~PCIE_PHY_TRSV3_PD_TSV;
239 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
240 }
241
exynos_pcie_power_off_phy(struct pcie_port * pp)242 static void exynos_pcie_power_off_phy(struct pcie_port *pp)
243 {
244 u32 val;
245 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
246
247 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
248 val |= PCIE_PHY_COMMON_PD_CMN;
249 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
250
251 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
252 val |= PCIE_PHY_TRSV0_PD_TSV;
253 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
254
255 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
256 val |= PCIE_PHY_TRSV1_PD_TSV;
257 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
258
259 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
260 val |= PCIE_PHY_TRSV2_PD_TSV;
261 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
262
263 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
264 val |= PCIE_PHY_TRSV3_PD_TSV;
265 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
266 }
267
exynos_pcie_init_phy(struct pcie_port * pp)268 static void exynos_pcie_init_phy(struct pcie_port *pp)
269 {
270 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
271
272 /* DCC feedback control off */
273 exynos_phy_writel(exynos_pcie, 0x29, PCIE_PHY_DCC_FEEDBACK);
274
275 /* set TX/RX impedance */
276 exynos_phy_writel(exynos_pcie, 0xd5, PCIE_PHY_IMPEDANCE);
277
278 /* set 50Mhz PHY clock */
279 exynos_phy_writel(exynos_pcie, 0x14, PCIE_PHY_PLL_DIV_0);
280 exynos_phy_writel(exynos_pcie, 0x12, PCIE_PHY_PLL_DIV_1);
281
282 /* set TX Differential output for lane 0 */
283 exynos_phy_writel(exynos_pcie, 0x7f, PCIE_PHY_TRSV0_DRV_LVL);
284
285 /* set TX Pre-emphasis Level Control for lane 0 to minimum */
286 exynos_phy_writel(exynos_pcie, 0x0, PCIE_PHY_TRSV0_EMP_LVL);
287
288 /* set RX clock and data recovery bandwidth */
289 exynos_phy_writel(exynos_pcie, 0xe7, PCIE_PHY_PLL_BIAS);
290 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV0_RXCDR);
291 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV1_RXCDR);
292 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV2_RXCDR);
293 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV3_RXCDR);
294
295 /* change TX Pre-emphasis Level Control for lanes */
296 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV0_EMP_LVL);
297 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV1_EMP_LVL);
298 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV2_EMP_LVL);
299 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV3_EMP_LVL);
300
301 /* set LVCC */
302 exynos_phy_writel(exynos_pcie, 0x20, PCIE_PHY_TRSV0_LVCC);
303 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV1_LVCC);
304 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV2_LVCC);
305 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV3_LVCC);
306 }
307
exynos_pcie_assert_reset(struct pcie_port * pp)308 static void exynos_pcie_assert_reset(struct pcie_port *pp)
309 {
310 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
311
312 if (exynos_pcie->reset_gpio >= 0)
313 devm_gpio_request_one(pp->dev, exynos_pcie->reset_gpio,
314 GPIOF_OUT_INIT_HIGH, "RESET");
315 return;
316 }
317
exynos_pcie_establish_link(struct pcie_port * pp)318 static int exynos_pcie_establish_link(struct pcie_port *pp)
319 {
320 u32 val;
321 int count = 0;
322 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
323
324 if (dw_pcie_link_up(pp)) {
325 dev_err(pp->dev, "Link already up\n");
326 return 0;
327 }
328
329 /* assert reset signals */
330 exynos_pcie_assert_core_reset(pp);
331 exynos_pcie_assert_phy_reset(pp);
332
333 /* de-assert phy reset */
334 exynos_pcie_deassert_phy_reset(pp);
335
336 /* power on phy */
337 exynos_pcie_power_on_phy(pp);
338
339 /* initialize phy */
340 exynos_pcie_init_phy(pp);
341
342 /* pulse for common reset */
343 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_COMMON_RESET);
344 udelay(500);
345 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
346
347 /* de-assert core reset */
348 exynos_pcie_deassert_core_reset(pp);
349
350 /* setup root complex */
351 dw_pcie_setup_rc(pp);
352
353 /* assert reset signal */
354 exynos_pcie_assert_reset(pp);
355
356 /* assert LTSSM enable */
357 exynos_elb_writel(exynos_pcie, PCIE_ELBI_LTSSM_ENABLE,
358 PCIE_APP_LTSSM_ENABLE);
359
360 /* check if the link is up or not */
361 while (!dw_pcie_link_up(pp)) {
362 mdelay(100);
363 count++;
364 if (count == 10) {
365 while (exynos_phy_readl(exynos_pcie,
366 PCIE_PHY_PLL_LOCKED) == 0) {
367 val = exynos_blk_readl(exynos_pcie,
368 PCIE_PHY_PLL_LOCKED);
369 dev_info(pp->dev, "PLL Locked: 0x%x\n", val);
370 }
371 /* power off phy */
372 exynos_pcie_power_off_phy(pp);
373
374 dev_err(pp->dev, "PCIe Link Fail\n");
375 return -EINVAL;
376 }
377 }
378
379 dev_info(pp->dev, "Link up\n");
380
381 return 0;
382 }
383
exynos_pcie_clear_irq_pulse(struct pcie_port * pp)384 static void exynos_pcie_clear_irq_pulse(struct pcie_port *pp)
385 {
386 u32 val;
387 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
388
389 val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE);
390 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE);
391 return;
392 }
393
exynos_pcie_enable_irq_pulse(struct pcie_port * pp)394 static void exynos_pcie_enable_irq_pulse(struct pcie_port *pp)
395 {
396 u32 val;
397 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
398
399 /* enable INTX interrupt */
400 val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
401 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT,
402 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_PULSE);
403 return;
404 }
405
exynos_pcie_irq_handler(int irq,void * arg)406 static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
407 {
408 struct pcie_port *pp = arg;
409
410 exynos_pcie_clear_irq_pulse(pp);
411 return IRQ_HANDLED;
412 }
413
exynos_pcie_msi_irq_handler(int irq,void * arg)414 static irqreturn_t exynos_pcie_msi_irq_handler(int irq, void *arg)
415 {
416 struct pcie_port *pp = arg;
417
418 return dw_handle_msi_irq(pp);
419 }
420
exynos_pcie_msi_init(struct pcie_port * pp)421 static void exynos_pcie_msi_init(struct pcie_port *pp)
422 {
423 u32 val;
424 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
425
426 dw_pcie_msi_init(pp);
427
428 /* enable MSI interrupt */
429 val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL);
430 val |= IRQ_MSI_ENABLE;
431 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL);
432 return;
433 }
434
exynos_pcie_enable_interrupts(struct pcie_port * pp)435 static void exynos_pcie_enable_interrupts(struct pcie_port *pp)
436 {
437 exynos_pcie_enable_irq_pulse(pp);
438
439 if (IS_ENABLED(CONFIG_PCI_MSI))
440 exynos_pcie_msi_init(pp);
441
442 return;
443 }
444
exynos_pcie_readl_rc(struct pcie_port * pp,void __iomem * dbi_base,u32 * val)445 static inline void exynos_pcie_readl_rc(struct pcie_port *pp,
446 void __iomem *dbi_base, u32 *val)
447 {
448 exynos_pcie_sideband_dbi_r_mode(pp, true);
449 *val = readl(dbi_base);
450 exynos_pcie_sideband_dbi_r_mode(pp, false);
451 return;
452 }
453
exynos_pcie_writel_rc(struct pcie_port * pp,u32 val,void __iomem * dbi_base)454 static inline void exynos_pcie_writel_rc(struct pcie_port *pp,
455 u32 val, void __iomem *dbi_base)
456 {
457 exynos_pcie_sideband_dbi_w_mode(pp, true);
458 writel(val, dbi_base);
459 exynos_pcie_sideband_dbi_w_mode(pp, false);
460 return;
461 }
462
exynos_pcie_rd_own_conf(struct pcie_port * pp,int where,int size,u32 * val)463 static int exynos_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
464 u32 *val)
465 {
466 int ret;
467
468 exynos_pcie_sideband_dbi_r_mode(pp, true);
469 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where, size, val);
470 exynos_pcie_sideband_dbi_r_mode(pp, false);
471 return ret;
472 }
473
exynos_pcie_wr_own_conf(struct pcie_port * pp,int where,int size,u32 val)474 static int exynos_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
475 u32 val)
476 {
477 int ret;
478
479 exynos_pcie_sideband_dbi_w_mode(pp, true);
480 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3),
481 where, size, val);
482 exynos_pcie_sideband_dbi_w_mode(pp, false);
483 return ret;
484 }
485
exynos_pcie_link_up(struct pcie_port * pp)486 static int exynos_pcie_link_up(struct pcie_port *pp)
487 {
488 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
489 u32 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_RDLH_LINKUP);
490
491 if (val == PCIE_ELBI_LTSSM_ENABLE)
492 return 1;
493
494 return 0;
495 }
496
exynos_pcie_host_init(struct pcie_port * pp)497 static void exynos_pcie_host_init(struct pcie_port *pp)
498 {
499 exynos_pcie_establish_link(pp);
500 exynos_pcie_enable_interrupts(pp);
501 }
502
503 static struct pcie_host_ops exynos_pcie_host_ops = {
504 .readl_rc = exynos_pcie_readl_rc,
505 .writel_rc = exynos_pcie_writel_rc,
506 .rd_own_conf = exynos_pcie_rd_own_conf,
507 .wr_own_conf = exynos_pcie_wr_own_conf,
508 .link_up = exynos_pcie_link_up,
509 .host_init = exynos_pcie_host_init,
510 };
511
add_pcie_port(struct pcie_port * pp,struct platform_device * pdev)512 static int __init add_pcie_port(struct pcie_port *pp,
513 struct platform_device *pdev)
514 {
515 int ret;
516
517 pp->irq = platform_get_irq(pdev, 1);
518 if (!pp->irq) {
519 dev_err(&pdev->dev, "failed to get irq\n");
520 return -ENODEV;
521 }
522 ret = devm_request_irq(&pdev->dev, pp->irq, exynos_pcie_irq_handler,
523 IRQF_SHARED, "exynos-pcie", pp);
524 if (ret) {
525 dev_err(&pdev->dev, "failed to request irq\n");
526 return ret;
527 }
528
529 if (IS_ENABLED(CONFIG_PCI_MSI)) {
530 pp->msi_irq = platform_get_irq(pdev, 0);
531 if (!pp->msi_irq) {
532 dev_err(&pdev->dev, "failed to get msi irq\n");
533 return -ENODEV;
534 }
535
536 ret = devm_request_irq(&pdev->dev, pp->msi_irq,
537 exynos_pcie_msi_irq_handler,
538 IRQF_SHARED | IRQF_NO_THREAD,
539 "exynos-pcie", pp);
540 if (ret) {
541 dev_err(&pdev->dev, "failed to request msi irq\n");
542 return ret;
543 }
544 }
545
546 pp->root_bus_nr = -1;
547 pp->ops = &exynos_pcie_host_ops;
548
549 ret = dw_pcie_host_init(pp);
550 if (ret) {
551 dev_err(&pdev->dev, "failed to initialize host\n");
552 return ret;
553 }
554
555 return 0;
556 }
557
exynos_pcie_probe(struct platform_device * pdev)558 static int __init exynos_pcie_probe(struct platform_device *pdev)
559 {
560 struct exynos_pcie *exynos_pcie;
561 struct pcie_port *pp;
562 struct device_node *np = pdev->dev.of_node;
563 struct resource *elbi_base;
564 struct resource *phy_base;
565 struct resource *block_base;
566 int ret;
567
568 exynos_pcie = devm_kzalloc(&pdev->dev, sizeof(*exynos_pcie),
569 GFP_KERNEL);
570 if (!exynos_pcie)
571 return -ENOMEM;
572
573 pp = &exynos_pcie->pp;
574
575 pp->dev = &pdev->dev;
576
577 exynos_pcie->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0);
578
579 exynos_pcie->clk = devm_clk_get(&pdev->dev, "pcie");
580 if (IS_ERR(exynos_pcie->clk)) {
581 dev_err(&pdev->dev, "Failed to get pcie rc clock\n");
582 return PTR_ERR(exynos_pcie->clk);
583 }
584 ret = clk_prepare_enable(exynos_pcie->clk);
585 if (ret)
586 return ret;
587
588 exynos_pcie->bus_clk = devm_clk_get(&pdev->dev, "pcie_bus");
589 if (IS_ERR(exynos_pcie->bus_clk)) {
590 dev_err(&pdev->dev, "Failed to get pcie bus clock\n");
591 ret = PTR_ERR(exynos_pcie->bus_clk);
592 goto fail_clk;
593 }
594 ret = clk_prepare_enable(exynos_pcie->bus_clk);
595 if (ret)
596 goto fail_clk;
597
598 elbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0);
599 exynos_pcie->elbi_base = devm_ioremap_resource(&pdev->dev, elbi_base);
600 if (IS_ERR(exynos_pcie->elbi_base)) {
601 ret = PTR_ERR(exynos_pcie->elbi_base);
602 goto fail_bus_clk;
603 }
604
605 phy_base = platform_get_resource(pdev, IORESOURCE_MEM, 1);
606 exynos_pcie->phy_base = devm_ioremap_resource(&pdev->dev, phy_base);
607 if (IS_ERR(exynos_pcie->phy_base)) {
608 ret = PTR_ERR(exynos_pcie->phy_base);
609 goto fail_bus_clk;
610 }
611
612 block_base = platform_get_resource(pdev, IORESOURCE_MEM, 2);
613 exynos_pcie->block_base = devm_ioremap_resource(&pdev->dev, block_base);
614 if (IS_ERR(exynos_pcie->block_base)) {
615 ret = PTR_ERR(exynos_pcie->block_base);
616 goto fail_bus_clk;
617 }
618
619 ret = add_pcie_port(pp, pdev);
620 if (ret < 0)
621 goto fail_bus_clk;
622
623 platform_set_drvdata(pdev, exynos_pcie);
624 return 0;
625
626 fail_bus_clk:
627 clk_disable_unprepare(exynos_pcie->bus_clk);
628 fail_clk:
629 clk_disable_unprepare(exynos_pcie->clk);
630 return ret;
631 }
632
exynos_pcie_remove(struct platform_device * pdev)633 static int __exit exynos_pcie_remove(struct platform_device *pdev)
634 {
635 struct exynos_pcie *exynos_pcie = platform_get_drvdata(pdev);
636
637 clk_disable_unprepare(exynos_pcie->bus_clk);
638 clk_disable_unprepare(exynos_pcie->clk);
639
640 return 0;
641 }
642
643 static const struct of_device_id exynos_pcie_of_match[] = {
644 { .compatible = "samsung,exynos5440-pcie", },
645 {},
646 };
647 MODULE_DEVICE_TABLE(of, exynos_pcie_of_match);
648
649 static struct platform_driver exynos_pcie_driver = {
650 .remove = __exit_p(exynos_pcie_remove),
651 .driver = {
652 .name = "exynos-pcie",
653 .owner = THIS_MODULE,
654 .of_match_table = exynos_pcie_of_match,
655 },
656 };
657
658 /* Exynos PCIe driver does not allow module unload */
659
pcie_init(void)660 static int __init pcie_init(void)
661 {
662 return platform_driver_probe(&exynos_pcie_driver, exynos_pcie_probe);
663 }
664 subsys_initcall(pcie_init);
665
666 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
667 MODULE_DESCRIPTION("Samsung PCIe host controller driver");
668 MODULE_LICENSE("GPL v2");
669