1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3 * Rockchip AXI PCIe controller driver
4 *
5 * Copyright (c) 2018 Rockchip, Inc.
6 *
7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
8 *
9 */
10
11 #ifndef _PCIE_ROCKCHIP_H
12 #define _PCIE_ROCKCHIP_H
13
14 #include <linux/kernel.h>
15 #include <linux/pci.h>
16
17 /*
18 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
19 * bits. This allows atomic updates of the register without locking.
20 */
21 #define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val))
22 #define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val)
23
24 #define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4)
25 #define MAX_LANE_NUM 4
26 #define MAX_REGION_LIMIT 32
27 #define MIN_EP_APERTURE 28
28
29 #define PCIE_CLIENT_BASE 0x0
30 #define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
31 #define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
32 #define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
33 #define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
34 #define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
35 #define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
36 #define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
37 #define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
38 #define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
39 #define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
40 #define PCIE_CLIENT_LEGACY_INT_CTRL (PCIE_CLIENT_BASE + 0x0c)
41 #define PCIE_CLIENT_INT_IN_ASSERT HIWORD_UPDATE_BIT(0x0002)
42 #define PCIE_CLIENT_INT_IN_DEASSERT HIWORD_UPDATE(0x0002, 0)
43 #define PCIE_CLIENT_INT_PEND_ST_PEND HIWORD_UPDATE_BIT(0x0001)
44 #define PCIE_CLIENT_INT_PEND_ST_NORMAL HIWORD_UPDATE(0x0001, 0)
45 #define PCIE_CLIENT_SIDE_BAND_STATUS (PCIE_CLIENT_BASE + 0x20)
46 #define PCIE_CLIENT_PHY_ST BIT(12)
47 #define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
48 #define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
49 #define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
50 #define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
51 #define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
52 #define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
53 #define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
54 #define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
55 #define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
56 #define PCIE_CLIENT_INTR_MASK GENMASK(8, 5)
57 #define PCIE_CLIENT_INTR_SHIFT 5
58 #define PCIE_CLIENT_INT_LEGACY_DONE BIT(15)
59 #define PCIE_CLIENT_INT_MSG BIT(14)
60 #define PCIE_CLIENT_INT_HOT_RST BIT(13)
61 #define PCIE_CLIENT_INT_DPA BIT(12)
62 #define PCIE_CLIENT_INT_FATAL_ERR BIT(11)
63 #define PCIE_CLIENT_INT_NFATAL_ERR BIT(10)
64 #define PCIE_CLIENT_INT_CORR_ERR BIT(9)
65 #define PCIE_CLIENT_INT_INTD BIT(8)
66 #define PCIE_CLIENT_INT_INTC BIT(7)
67 #define PCIE_CLIENT_INT_INTB BIT(6)
68 #define PCIE_CLIENT_INT_INTA BIT(5)
69 #define PCIE_CLIENT_INT_LOCAL BIT(4)
70 #define PCIE_CLIENT_INT_UDMA BIT(3)
71 #define PCIE_CLIENT_INT_PHY BIT(2)
72 #define PCIE_CLIENT_INT_HOT_PLUG BIT(1)
73 #define PCIE_CLIENT_INT_PWR_STCG BIT(0)
74
75 #define PCIE_CLIENT_INT_LEGACY \
76 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
77 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
78
79 #define PCIE_CLIENT_INT_CLI \
80 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
81 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
82 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
83 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
84 PCIE_CLIENT_INT_PHY)
85
86 #define PCIE_CORE_CTRL_MGMT_BASE 0x900000
87 #define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
88 #define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
89 #define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
90 #define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
91 #define PCIE_CORE_PL_CONF_LANE_SHIFT 1
92 #define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
93 #define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8)
94 #define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8
95 #define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
96 #define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
97 #define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
98 #define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16
99 #define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
100 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
101 #define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
102 #define PCIE_CORE_LANE_MAP_MASK 0x0000000f
103 #define PCIE_CORE_LANE_MAP_REVERSE BIT(16)
104 #define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
105 #define PCIE_CORE_INT_PRFPE BIT(0)
106 #define PCIE_CORE_INT_CRFPE BIT(1)
107 #define PCIE_CORE_INT_RRPE BIT(2)
108 #define PCIE_CORE_INT_PRFO BIT(3)
109 #define PCIE_CORE_INT_CRFO BIT(4)
110 #define PCIE_CORE_INT_RT BIT(5)
111 #define PCIE_CORE_INT_RTR BIT(6)
112 #define PCIE_CORE_INT_PE BIT(7)
113 #define PCIE_CORE_INT_MTR BIT(8)
114 #define PCIE_CORE_INT_UCR BIT(9)
115 #define PCIE_CORE_INT_FCE BIT(10)
116 #define PCIE_CORE_INT_CT BIT(11)
117 #define PCIE_CORE_INT_UTC BIT(18)
118 #define PCIE_CORE_INT_MMVC BIT(19)
119 #define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
120 #define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
121 #define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
122 #define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
123 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
124 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
125 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
126 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
127 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
128 #define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
129
130 #define PCIE_CORE_INT \
131 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
132 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
133 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
134 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
135 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
136 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
137 PCIE_CORE_INT_MMVC)
138
139 #define PCIE_RC_RP_ATS_BASE 0x400000
140 #define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
141 #define PCIE_RC_CONFIG_BASE 0xa00000
142 #define PCIE_EP_CONFIG_BASE 0xa00000
143 #define PCIE_EP_CONFIG_DID_VID (PCIE_EP_CONFIG_BASE + 0x00)
144 #define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
145 #define PCIE_RC_CONFIG_SCC_SHIFT 16
146 #define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
147 #define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18
148 #define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
149 #define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26
150 #define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
151 #define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5)
152 #define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
153 #define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
154 #define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10)
155 #define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
156 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
157 #define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
158 #define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
159
160 #define PCIE_CORE_AXI_CONF_BASE 0xc00000
161 #define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
162 #define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
163 #define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR 0xffffff00
164 #define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
165 #define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
166 #define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
167
168 #define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
169 #define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
170 #define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
171 #define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR 0xffffff00
172 #define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
173
174 /* Size of one AXI Region (not Region 0) */
175 #define AXI_REGION_SIZE BIT(20)
176 /* Size of Region 0, equal to sum of sizes of other regions */
177 #define AXI_REGION_0_SIZE (32 * (0x1 << 20))
178 #define OB_REG_SIZE_SHIFT 5
179 #define IB_ROOT_PORT_REG_SIZE_SHIFT 3
180 #define AXI_WRAPPER_IO_WRITE 0x6
181 #define AXI_WRAPPER_MEM_WRITE 0x2
182 #define AXI_WRAPPER_TYPE0_CFG 0xa
183 #define AXI_WRAPPER_TYPE1_CFG 0xb
184 #define AXI_WRAPPER_NOR_MSG 0xc
185
186 #define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
187 #define MIN_AXI_ADDR_BITS_PASSED 8
188 #define PCIE_RC_SEND_PME_OFF 0x11960
189 #define ROCKCHIP_VENDOR_ID 0x1d87
190 #define PCIE_ECAM_BUS(x) (((x) & 0xff) << 20)
191 #define PCIE_ECAM_DEV(x) (((x) & 0x1f) << 15)
192 #define PCIE_ECAM_FUNC(x) (((x) & 0x7) << 12)
193 #define PCIE_ECAM_REG(x) (((x) & 0xfff) << 0)
194 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
195 (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
196 PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
197 #define PCIE_LINK_IS_L2(x) \
198 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
199 #define PCIE_LINK_UP(x) \
200 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
201 #define PCIE_LINK_IS_GEN2(x) \
202 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
203
204 #define RC_REGION_0_ADDR_TRANS_H 0x00000000
205 #define RC_REGION_0_ADDR_TRANS_L 0x00000000
206 #define RC_REGION_0_PASS_BITS (25 - 1)
207 #define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
208 #define MAX_AXI_WRAPPER_REGION_NUM 33
209
210 #define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
211 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
212 #define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
213 #define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
214 #define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
215 #define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
216 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
217 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
218 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
219 #define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
220 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
221 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
222 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
223 #define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
224 #define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
225 #define ROCKCHIP_PCIE_MSG_ROUTING(route) \
226 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
227 #define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
228 #define ROCKCHIP_PCIE_MSG_CODE(code) \
229 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
230 #define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
231
232 #define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
233 #define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
234 #define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
235 #define ROCKCHIP_PCIE_EP_MSI_FLAGS_OFFSET 16
236 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
237 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
238 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
239 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
240 #define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
241 #define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
242 #define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
243 #define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) (((fn) << 12) & GENMASK(19, 12))
244 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
245 (PCIE_RC_RP_ATS_BASE + 0x0840 + (fn) * 0x0040 + (bar) * 0x0008)
246 #define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
247 (PCIE_RC_RP_ATS_BASE + 0x0844 + (fn) * 0x0040 + (bar) * 0x0008)
248 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
249 (PCIE_RC_RP_ATS_BASE + 0x0000 + ((r) & 0x1f) * 0x0020)
250 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
251 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
252 (((devfn) << 12) & \
253 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
254 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
255 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
256 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
257 #define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
258 (PCIE_RC_RP_ATS_BASE + 0x0004 + ((r) & 0x1f) * 0x0020)
259 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
260 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
261 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
262 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
263 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
264 (PCIE_RC_RP_ATS_BASE + 0x0008 + ((r) & 0x1f) * 0x0020)
265 #define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
266 (PCIE_RC_RP_ATS_BASE + 0x000c + ((r) & 0x1f) * 0x0020)
267 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR0(r) \
268 (PCIE_RC_RP_ATS_BASE + 0x0018 + ((r) & 0x1f) * 0x0020)
269 #define ROCKCHIP_PCIE_AT_OB_REGION_CPU_ADDR1(r) \
270 (PCIE_RC_RP_ATS_BASE + 0x001c + ((r) & 0x1f) * 0x0020)
271
272 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
273 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
274 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
275 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
276 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
277 (GENMASK(4, 0) << ((b) * 8))
278 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
279 (((a) << ((b) * 8)) & \
280 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
281 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
282 (GENMASK(7, 5) << ((b) * 8))
283 #define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
284 (((c) << ((b) * 8 + 5)) & \
285 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
286
287 struct rockchip_pcie {
288 void __iomem *reg_base; /* DT axi-base */
289 void __iomem *apb_base; /* DT apb-base */
290 bool legacy_phy;
291 struct phy *phys[MAX_LANE_NUM];
292 struct reset_control *core_rst;
293 struct reset_control *mgmt_rst;
294 struct reset_control *mgmt_sticky_rst;
295 struct reset_control *pipe_rst;
296 struct reset_control *pm_rst;
297 struct reset_control *aclk_rst;
298 struct reset_control *pclk_rst;
299 struct clk *aclk_pcie;
300 struct clk *aclk_perf_pcie;
301 struct clk *hclk_pcie;
302 struct clk *clk_pcie_pm;
303 struct regulator *vpcie12v; /* 12V power supply */
304 struct regulator *vpcie3v3; /* 3.3V power supply */
305 struct regulator *vpcie1v8; /* 1.8V power supply */
306 struct regulator *vpcie0v9; /* 0.9V power supply */
307 struct gpio_desc *ep_gpio;
308 u32 lanes;
309 u8 lanes_map;
310 int link_gen;
311 struct device *dev;
312 struct irq_domain *irq_domain;
313 int offset;
314 void __iomem *msg_region;
315 phys_addr_t msg_bus_addr;
316 bool is_rc;
317 struct resource *mem_res;
318 };
319
rockchip_pcie_read(struct rockchip_pcie * rockchip,u32 reg)320 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
321 {
322 return readl(rockchip->apb_base + reg);
323 }
324
rockchip_pcie_write(struct rockchip_pcie * rockchip,u32 val,u32 reg)325 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
326 u32 reg)
327 {
328 writel(val, rockchip->apb_base + reg);
329 }
330
331 int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
332 int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
333 int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
334 void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
335 int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
336 void rockchip_pcie_disable_clocks(void *data);
337 void rockchip_pcie_cfg_configuration_accesses(
338 struct rockchip_pcie *rockchip, u32 type);
339
340 #endif /* _PCIE_ROCKCHIP_H */
341