Home
last modified time | relevance | path

Searched refs:Rn (Results 1 – 25 of 261) sorted by relevance

1234567891011

/external/vixl/test/aarch32/config/
Dcond-rd-rn-rm-a32.json35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
36 "Muls", // MULS{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; A1
37 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
38 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
39 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
40 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
41 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
42 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
43 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
44 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; A1
[all …]
Dcond-rd-rn-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
35 "Mul", // MUL{<c>}{<q>} <Rd>, <Rn>, {<Rm>} ; T2
36 "Qadd16", // QADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
37 "Qadd8", // QADD8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
38 "Qasx", // QASX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
39 "Qsax", // QSAX{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
40 "Qsub16", // QSUB16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
41 "Qsub8", // QSUB8{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
42 "Sdiv", // SDIV{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
43 "Shadd16", // SHADD16{<c>}{<q>} {<Rd>}, <Rn>, <Rm> ; T1
[all …]
Dcond-rd-memop-rs-a32.json29 "Ldr", // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
30 // LDR{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
31 // LDR{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
32 "Ldrb", // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}] ; A1
33 // LDRB{<c>}{<q>} <Rt>, [<Rn>], {+/-}<Rm>{, <shift>} ; A1
34 // LDRB{<c>}{<q>} <Rt>, [<Rn>, {+/-}<Rm>{, <shift>}]! ; A1
35 "Ldrh", // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
36 // LDRH{<c>}{<q>} <Rt>, [<Rn>], #{+/-}<Rm> ; A1
37 // LDRH{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>]! ; A1
38 "Ldrsb", // LDRSB{<c>}{<q>} <Rt>, [<Rn>, #{+/-}<Rm>] ; A1
[all …]
Dcond-rd-rn-operand-rm-a32.json29 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
38 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
42 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
44 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
45 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
46 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
47 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-const-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, #<const>
36 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
37 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
38 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T3
40 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T3
42 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
43 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
44 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
45 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
46 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; T1
[all …]
Dcond-rd-rn-operand-const-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
32 // ADD{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
34 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
36 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
37 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
38 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
39 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
40 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
41 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, #<const> ; A1
[all …]
Dcond-rd-rn-operand-rm-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>
30 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> }
31 // MNEMONIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, ROR #<amount> }
35 // MNEMONIC{<c>}.N <Rd>, <Rn>, <Rm>
46 // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
49 // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
51 "Add", // ADD<c>{<q>} <Rd>, <Rn>, <Rm> ; T1
56 // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
59 "Adds", // ADDS{<q>} {<Rd>}, <Rn>, <Rm> ; T1
60 // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
[all …]
Dcond-rd-rn-operand-rm-shift-rs-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
32 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
33 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
34 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
35 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
36 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
37 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
38 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm>, <shift> <Rs> ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-a32.json29 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
30 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
31 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
33 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
35 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
36 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
37 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
38 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
39 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
40 "Eors", // EORS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; A1
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to31-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, LSL|ROR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
41 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
42 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
43 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Dcond-rd-rn-operand-rm-shift-amount-1to32-t32.json28 // MNEMONIC{<c>}.W <Rd>, <Rn>, <Rm>, ASR|LSR #<amount>
33 "Adc", // ADC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
34 "Adcs", // ADCS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
35 "Add", // ADD{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
37 "Adds", // ADDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T3
39 "And", // AND{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
40 "Ands", // ANDS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
41 "Bic", // BIC{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
42 "Bics", // BICS{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
43 "Eor", // EOR{<c>}{<q>} {<Rd>}, <Rn>, <Rm> {, <shift> #<amount> } ; T2
[all …]
Drd-rn-rm.json28 // MNEMONIC <Rd>, <Rn>, <Rm>
32 "Crc32b", // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; A1
33 // CRC32B{<q>} <Rd>, <Rn>, <Rm> ; T1
34 "Crc32cb", // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; A1
35 // CRC32CB{<q>} <Rd>, <Rn>, <Rm> ; T1
36 "Crc32ch", // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; A1
37 // CRC32CH{<q>} <Rd>, <Rn>, <Rm> ; T1
38 "Crc32cw", // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; A1
39 // CRC32CW{<q>} <Rd>, <Rn>, <Rm> ; T1
40 "Crc32h", // CRC32H{<q>} <Rd>, <Rn>, <Rm> ; A1
[all …]
/external/llvm/lib/Target/AArch64/
DAArch64InstrInfo.td630 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
631 (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
632 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
633 (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
634 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
635 (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
636 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
637 (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
638 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
639 (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
[all …]
DAArch64InstrFormats.td1063 : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
1064 bits<5> Rn;
1065 let Inst{9-5} = Rn;
1227 def : Pat<(node GPR64:$Rn, tbz_imm0_31_diag:$imm, bb:$target),
1228 (!cast<Instruction>(NAME#"W") (EXTRACT_SUBREG GPR64:$Rn, sub_32),
1272 : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
1273 [(set regtype:$Rd, (node regtype:$Rn))]>,
1276 bits<5> Rn;
1280 let Inst{9-5} = Rn;
1311 : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
[all …]
DAArch64InstrAtomics.td45 def : Pat<(relaxed_load<atomic_load_8> (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
47 (LDRBBroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$offset)>;
48 def : Pat<(relaxed_load<atomic_load_8> (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
50 (LDRBBroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$offset)>;
51 def : Pat<(relaxed_load<atomic_load_8> (am_indexed8 GPR64sp:$Rn,
53 (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
55 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
56 (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
60 def : Pat<(relaxed_load<atomic_load_16> (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
62 (LDRHHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend)>;
[all …]
/external/swiftshader/third_party/llvm-7.0/llvm/lib/Target/AArch64/
DAArch64InstrInfo.td600 def SETF8 : BaseFlagManipulation<0, 0, (ins GPR32:$Rn), "setf8", "{\t$Rn}">;
601 def SETF16 : BaseFlagManipulation<0, 1, (ins GPR32:$Rn), "setf16", "{\t$Rn}">;
602 def RMIF : FlagRotate<(ins GPR64:$Rn, uimm6:$imm, imm0_15:$mask), "rmif",
603 "{\t$Rn, $imm, $mask}">;
829 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
830 (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
831 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
832 (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
833 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
834 (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
[all …]
DAArch64InstrFormats.td1285 : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
1286 bits<5> Rn;
1287 let Inst{9-5} = Rn;
1298 : I<(outs RC:$Rt), (ins GPR64sp0:$Rn), asm, "\t$Rt, [$Rn]", "", []>,
1300 bits<5> Rn;
1304 let Inst{9-5} = Rn;
1318 : AuthBase<M, (outs), (ins GPR64:$Rn, GPR64sp:$Rm), asm, "\t$Rn, $Rm", []> {
1319 bits<5> Rn;
1323 let Inst{9-5} = Rn;
1328 : AuthBase<M, (outs), (ins GPR64:$Rn), asm, "\t$Rn", []> {
[all …]
DAArch64InstrAtomics.td48 def : Pat<(relaxed_load<atomic_load_8> (ro_Windexed8 GPR64sp:$Rn, GPR32:$Rm,
50 (LDRBBroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend8:$offset)>;
51 def : Pat<(relaxed_load<atomic_load_8> (ro_Xindexed8 GPR64sp:$Rn, GPR64:$Rm,
53 (LDRBBroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend8:$offset)>;
54 def : Pat<(relaxed_load<atomic_load_8> (am_indexed8 GPR64sp:$Rn,
56 (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
58 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
59 (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
63 def : Pat<(relaxed_load<atomic_load_16> (ro_Windexed16 GPR64sp:$Rn, GPR32:$Rm,
65 (LDRHHroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend16:$extend)>;
[all …]
/external/swiftshader/third_party/llvm-7.0/configs/common/lib/Target/AArch64/
DAArch64GenDAGISel.inc70 /* 27*/ OPC_RecordChild2, // #2 = $ro_Windexed16:Rn:Rm:extend
82 …] }:$Vt, 0:{ *:[iPTR] }), (ro_Windexed16:{ *:[iPTR] } GPR64sp:{ *:[i64] }:$Rn, GPR32:{ *:[i32] }:$…
83 …} VecListOne128:{ *:[v8i16] }:$Vt, hsub:{ *:[i32] }), GPR64sp:{ *:[i64] }:$Rn, GPR32:{ *:[i32] }:$…
92 …] }:$Vt, 0:{ *:[iPTR] }), (ro_Xindexed16:{ *:[iPTR] } GPR64sp:{ *:[i64] }:$Rn, GPR64:{ *:[i64] }:$…
93 …} VecListOne128:{ *:[v8i16] }:$Vt, hsub:{ *:[i32] }), GPR64sp:{ *:[i64] }:$Rn, GPR64:{ *:[i64] }:$…
102 …6] }:$Vt, 0:{ *:[iPTR] }), (am_indexed16:{ *:[iPTR] } GPR64sp:{ *:[i64] }:$Rn, uimm12s2:{ *:[i64] …
103 …} VecListOne128:{ *:[v8i16] }:$Vt, hsub:{ *:[i32] }), GPR64sp:{ *:[i64] }:$Rn, uimm12s2:{ *:[i64] …
112 … }:$Vt, 0:{ *:[iPTR] }), (am_unscaled128:{ *:[iPTR] } GPR64sp:{ *:[i64] }:$Rn, (imm:{ *:[i64] })<<…
113 …} VecListOne128:{ *:[v8i16] }:$Vt, hsub:{ *:[i32] }), GPR64sp:{ *:[i64] }:$Rn, (imm:{ *:[i64] })<<…
124 /* 150*/ OPC_RecordChild2, // #3 = $Rn
[all …]
DAArch64GenGlobalISel.inc873 …fted_imm32:{ *:[i32] }:$imm, GPR32sp:{ *:[i32] }:$Rn) => (ADDWri:{ *:[i32] } GPR32sp:{ *:[i32] }…
876 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/0, /*OpIdx*/2, // Rn
887 …*:[i32] } GPR32sp:{ *:[i32] }:$Rn, addsub_shifted_imm32:{ *:[i32] }:$imm) => (ADDWri:{ *:[i32] }…
890 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/0, /*OpIdx*/1, // Rn
901 …// (add:{ *:[i32] } GPR32:{ *:[i32] }:$Rn, GPR32:{ *:[i32] }:$Rm) => (ADDWrr:{ *:[i32] } GPR32:{…
918 …fted_imm64:{ *:[i64] }:$imm, GPR64sp:{ *:[i64] }:$Rn) => (ADDXri:{ *:[i64] } GPR64sp:{ *:[i64] }…
921 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/0, /*OpIdx*/2, // Rn
947 … *:[i32] }:$Rn), (imm:{ *:[i64] })<<P:Predicate_s64imm_32bit>>:$C), GPR64:{ *:[i64] }:$Ra) => (S…
955 GIR_Copy, /*NewInsnID*/0, /*OldInsnID*/2, /*OpIdx*/1, // Rn
982 … *:[i32] }:$Rn), (imm:{ *:[i64] })<<P:Predicate_i64imm_32bit>>:$C), GPR64:{ *:[i64] }:$Ra) => (U…
[all …]
/external/swiftshader/third_party/llvm-7.0/llvm/lib/Target/ARM/
DARMInstrThumb2.td284 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
290 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
315 bits<4> Rn;
327 bits<4> Rn;
330 let Inst{19-16} = Rn;
366 bits<4> Rn;
369 let Inst{19-16} = Rn;
399 bits<4> Rn;
402 let Inst{19-16} = Rn;
411 bits<4> Rn;
[all …]
DARMInstrInfo.td1354 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1361 def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1362 iii, opc, "\t$Rd, $Rn, $imm",
1363 [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1366 bits<4> Rn;
1369 let Inst{19-16} = Rn;
1374 def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1375 iir, opc, "\t$Rd, $Rn, $Rm",
1376 [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1379 bits<4> Rn;
[all …]
/external/swiftshader/third_party/LLVM/lib/Target/ARM/
DARMInstrThumb2.td224 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
230 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
255 bits<4> Rn;
267 bits<4> Rn;
270 let Inst{19-16} = Rn;
306 bits<4> Rn;
309 let Inst{19-16} = Rn;
339 bits<4> Rn;
342 let Inst{19-16} = Rn;
351 bits<4> Rn;
[all …]
/external/llvm/lib/Target/ARM/
DARMInstrThumb2.td281 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
287 let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
312 bits<4> Rn;
324 bits<4> Rn;
327 let Inst{19-16} = Rn;
363 bits<4> Rn;
366 let Inst{19-16} = Rn;
396 bits<4> Rn;
399 let Inst{19-16} = Rn;
408 bits<4> Rn;
[all …]

1234567891011